JPS62100827A - 位置に応答する装置および方法 - Google Patents
位置に応答する装置および方法Info
- Publication number
- JPS62100827A JPS62100827A JP61252811A JP25281186A JPS62100827A JP S62100827 A JPS62100827 A JP S62100827A JP 61252811 A JP61252811 A JP 61252811A JP 25281186 A JP25281186 A JP 25281186A JP S62100827 A JPS62100827 A JP S62100827A
- Authority
- JP
- Japan
- Prior art keywords
- coordinate
- signal
- terminal
- grid elements
- terminal device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明が属する技術分野〕
（関連出願）
本願は１９８５年１０月２５日出願の米国特許出願第０
６／７９１，３２４号「エレクトログラフィの用途を有
する位置応答装置、システムおよび方法」の一部継続出
願である。 本発明は、エレクトログラフィの用途を有する位置応答
装置、システムおよび方法に関する。 〔従来の技術およびその問題点〕 エレクトログラフ装置からの信号の座標対の生成に関す
る種々の技術的試みが研究者達によって開発されている
。これらの装置に対する産業的要請は、コンピュータ・
グラフィックス（ＣＧ）、コンピュータ支援設計（ＣＡ
Ｄ）、およびコンピュータ支援製造（ＣＡＭ）の諸シス
テムの進化に伴って逓増しつつある。このため、ディジ
タイザの表面上の物理的位置の指示におけるかなりの精
度が多くの用途において要求される。エレクトログラフ
・サービスの他の用途は、オペレータの指またはスタイ
ラス等を用いてキーボードのあるキーをエミュレートす
るように、アクセス面の一部に触れるタッチ・スクリー
ン装置を含む。 ディジタイザ即ちグラフィックス・タブレットの作用は
、一般に従来のグラフィック・デザインにおいて使用さ
れるものと同じ手操作、およびディジタイザの位置に応
答する表面を横切って引かれあるいはこの表面上に選択
的に置かれる筆記具を表わすスタイラスまたはトレーサ
を含んている。更に、エレクトログラフ装置は、スタイ
ラスの位置に応答して、ディジタル化ざわかつホスト・
コンピュータ機構に対して伝達される対をなす座標のア
ナログ信号を生じる。 例えば、ディジタイザ構造に対する往時の試みでは、相
互に直角に置かれた微細ワイヤの２つのａｈた列からな
る格子が絶縁性の担体に埋設されている複合構造の使用
に依存してきた。この構造体の１つの面は、その発生が
格子をして座標信号を読取らせるスタイラスの入力を受
取るように作用する。読取りを達成するための更に最近
の改善された試みは、対をなすアナログ座標信号を生じ
るため位置に応答する面に対するスタイラス即ち位置決
め具の静電結合を用いることにより達成された。このよ
うな静電結合は、コンデンサの離間された直線状列から
形成される格子層によるが、あるいは電気的な抵抗を有
する材料層またはコーティングの使用によって生じるこ
とができる。 連続する抵抗材料からなる書込み面を有する位置に応答
する表面即ちディジタイザを開発する明らかな利点は、
ガラスまたはプラスチックの如き支持基板上に抵抗面を
設けるだけの本質的に簡単であることに存在する。更に
、こわまで経験した格子構造とは異なり、抵抗性のコー
チインクならびにその支持基板は透明であり、水装置の
産業的用途を著しく拡げるものである。例えば、ディジ
タイザは、色々な輪郭をトレースする目的のためグラフ
ィック図版または写真材料の上に載せることができる。 抵抗性コーティング形式のディジタイザ装置の開発にお
いては種々の技術的問題と遭遇してきたが、その１つは
表面により行なわれた座標の読取りの不均一・な性質に
関するものである。一般に、実際のスタイラスまたはト
レーサ位置とその結果の座標信号との間には、正確な１
対１の一致部ち線形性（無歪性）が要求される。抵抗性
コーティングは、実際に局部抵抗（厚み）の変化、例え
ば約±ｌＯ％の変化なしに形成することができないため
、他の点では見込みのある試みの非線形特性はかなりの
研究開発を必要としてきた。このような開発の事例は、
１９７２年ｌＯ月１７日発行の本願と同じ譲受人に譲渡
されたＴｕｒｎｅｒの米国特許第３，６９９，４３９号
「電気プローブ式位置応答装置およびその方法」の更に
広い範囲の処理即ちスイッチング法である。この試みは
手に持ったスタイラスから抵抗面に対する直流形態の入
力を用い、前記スタイラスの先端部は抵抗面に対して物
理的に触れられる。５ｃｈｌｏｓｓｅｒ等は交流入力信
号が装置と関連して用いられる更に他の改善法について
述べ、その結果生じる対の座標出力信号の信号処理は著
しく改善されている。これもまた同じ譲受人に譲渡され
た１９８４年６月２６日発行の米国特許第４，４５６，
７８７号「エレクトログラフ装置およびその方法」を参
照されたい。抵抗層の装置の位置応答特性は、電圧波形
のゼロ交差法、およびこれもまた本願と同じ譲受人に譲
渡された１９７７年１０月２５日発行のＴｕｒｎｅｒ等
の米国特許第４，０５５，７２６号「ゼロ交差遅延によ
る電荷位置の解像法」に記載される如きスタイラスまた
はトレーサにより検出されるへ矢抵蹟１層白体に対１７
てｌ冶侶暑が加λら九る装部によって改善された。抵抗
面形式のディジタイザ装置に対する実質的な改善精度は
補正法によって達成されたが、これにおいてはどの対の
座標信号もディジタイザ自体の製造中に各ディジタイザ
の抵抗面について補正されるデータに従って補正される
ように、メモリーに保持さねだ補正データかディジタイ
ザに用いられる。このような構成によれば、補正の速さ
が実用的となり装置の精度は著しく改善される。このよ
うな研究における補正表の改善については、例えば、本
願と同じ譲受人に譲渡された１９８４年１０月２６日出
願のＮａｋａｍｕｒａ等の米国特許出願第０６７６６４
，９８０号、ならびに本願と同じ譲受人に譲渡された１
９８５年６月 ７日出願のＮａｋａｍｕｒａ等の米国特
許出願第０６７第２．７３３号「エレクトログラフ装置
およびその方法」に記載されている。 スタイラス即ち位置決め装置を用いる静７に結合は、接
近して隔てられた長形の薄い導体として形成される格子
層と共に用いられてきた。例えば、これらの格子状の導
体は、Ｍｙｌａｒ＠の如き絶縁材料のシートの両側に直
角位置関係に配置された銀インクの線として設けること
かできる。１９８５年 １月 ８日発行のＲｏｄｇｅｒ
ｓ等の米国特許第４，４９２，８１９号に記載されるよ
うに、この格子面は、その表面において交流信号を容量
的に与えるスタイラスと共に使用することができる。こ
の信号を検出するため、予め定めた抵抗が各導体の最初
のものから最後のものまでその間に結合されかつ個々の
抵抗が２つの連続して一体となった抵抗からアースに対
して結合されるように、各導体列と共に梯子型の抵抗回
路が用いられる。一般に、これらの装置は、電流の値が
周囲に配置された抵抗ストリングにおいて決定されるよ
うに、電流モードにおいて作動する。明らかなように、
格子線の導体形態を用いる必要の故に、これら装置は位
置に応答する不透明な面の用途に限定される。個々の整
合抵抗は格子線の節点を結合するため必要であるが、隣
接する平行な格子線間の抵抗の各離散増分毎の抵抗値の
変化を犠牲にして装置の格子間の抵抗素子を提供するた
めに、好都合にも導体即ち炭素充填インクを使用するこ
とかできる。 研究の結果、格子型ディジタイザに対する種々の設計の
試みにおいてよく見られる作動上のトレードオフがある
ことが判った。例えば、交流信号がスタイラスから受動
的な直交格子に対して与えられる場合に、格子構造の表
面がスタイラス即ちピックアップに対して電気的に高い
インピーダンスとして現われる。このため、タブレット
またはディジタイザの表面における水分の存在は非常な
精度の低下を生じることになる。更に、この形式の装置
は、ある形態の用紙を含む僅かに導電性を含む材料に対
する読取り精度に関して悪影響を生じがちである。 一方、格子型のディジタイザが周囲の抵抗ストリング即
ち多重節点の網目から生じる交流信号により付勢される
場合には、座標の識別のための電位の勾配が確立される
。更に、スタイラスまたはピックアップは、人間の手の
影響、水分の影響等を受けないことが望ましい構成にお
いてアナログ座標信号を受取る。しかし、これらの装置
の線形性は、さもなければ得られる利点をほとんど失う
程非常に損なわれることになる。 上記の格子構造をディジタイザに対する違明な実施態様
において提供することが望ましい場合には、制約が生じ
るおそれがある。格子線自体の透明性を確保するために
は、透明な材料例えばインジウム・スズ酸化物を使用し
なければならない。 しかし、これらの材料はタブレット即ち位置に応答する
而の両端部間に小さな抵抗を生じるインピーダンス即ち
抵抗を呈することもある。このような小ざな抵抗は、調
節されないまでも、何等かの方法で補正されなければ、
減衰を生じるエラーをもたらすことになる。この小さな
抵抗は更に、１本の追跡線即ち格子線に沿った１つの位
置における電圧が別の格子線における異なる位置におい
て同じ値を生じる如き系内のぼやけ（アンビギュイティ
）を生じるおそれがある。従って、格子型タブレットの
実際の構成は、このようなアンビギュイティの発生の機
会を最小限度に抑えることを心弁とするー 〔問題を解決する手段〕 （本発明の要約） 本発明は、長形の薄い平行に相互に隔てられだ格子素子
の列が絶縁基板上に配置さ打て相互に直角に配置された
座標画成面を画成するエレクトログラフの分野における
用途を有する位置に応答する装置および方法に関するも
のである。格子素子列の各々の最初と最後の格子の付近
において付勢される抵抗チェーンまたはその相当物の使
用によって、電圧の勾配が格子を横切って生じる。これ
ら抵抗チェーンまたはその相当物の各格子素子間の抵抗
値における必要な均等性を提供することはやや実際的で
ないため、本発明の装置および方法は、このような離散
状の抵抗をオフラインもしくは装置の製造中に評価する
ものである。従って、比較的簡単に正確な座標対の情報
を生じるため装置のマイクロプロセッサに基づく制御装
置が参照することかできる補正情報による索引表が生成
される。 本発明の別の特徴は、格子の交差領域における静電結合
の顕著な減衰が実現されるような、格子列の格子素子の
構成に依る。これは、格子素子をその交差領域において
「裕らせる」ことにより行なわれる。更に、この裕れた
部分の手前の領域は、材料の損失を許容するように巾が
広く作られ、その上にカーソル即ち位置決め具が操作さ
れる作用面がら最も隔てられた格子の距離が比較的大き
くなることを調節するため、格子素子の網目の巾方向の
変化が与えられる。線形性の改善もまた、格子列の境界
または周囲に沿って抵抗線即ち抵抗チェーンを付勢する
ため常に用いられるホード外のターミナル間の別のタッ
プ即ちターミナルを設けることによって達成される。こ
のようにこわら中間点を接地することにより、格子素子
列間の静電結合で生じる漏洩電流は、大きなセットオフ
電圧の形成が生じ得る前に発散される。その結果１．格
子性能の改善が得られる。中間接地法による漏洩電流の
処理に加えて、タブレットの付勢の減衰ざ九る比例的な
並列駆動回路が一実施態様において提供される。 本発明の別の特質は、インジウム・スズ酸化物の如き透
明材料によるこのような格子列の提供を含む。このよう
な材料からなる格子素子は境界間に小さな抵抗を生じる
ため、一般にこれまで１つの境界のみにおいて用いられ
できた従来の付替法は実質的なエラーを生じる。本発明
によれば、付勢は各格子素子列と結合された対向位置に
置か４た並列の抵抗チェーンによって生じる。その結果
、エラーの大きな減少が実現、される。 本発明の更に別の特質として、付勢信号が電流形態でス
イッチング構成素子に対して加えられる格子素子列に対
するスイッチング付勢電流の手法が用いられる。スイッ
チか閉路位置を有する時電圧特性の出力付勢信号を生じ
、またスイッチが開路位置を有する時接地出力を生じる
電圧フォロワ段が用いられる。この構成によりば、生産
コストおよび効率における大きな改善が実現される。 従って、本発明は、以下本文において詳細に例示される
構造、構成素子の組合せ、ステップおよび各部の構成を
処理する装置、システムおよび方法からなっている。 本発明の性格および目的を更によく理解するため、図面
に関連して行なわわる以下の詳細な説明を照合さ九たい
。 〔実施例〕 本発明のエレクトログラフ装置は、不透明もしくは透明
な位置応答格子型表面として構成することかできる。上
記の如く、透明な表面の試みは、好都合にも更に柔軟性
に富む応用範囲を可能にし、また一般的に好まわる。こ
のため、不透明な格子面またはタブレット構造は、必然
的に、必要な座標定義精度を維持しなから比較的安い製
造コストを求めるものである。第１Ａ図においては、位
置応答面の不透明な構造が四角の形状のディジタイザの
タブレット１０を含む如くに示されている。明瞭にする
ため、タブレット１０はそれぞれ、１４およびＩ５て示
す直角に配置された境界十ｙおよび−ｙと共に１２およ
び１３で示す境界十Ｘおよび−Ｘを有するように示され
ている。一般に、境界１２〜１５は、薄いプラスチック
またはガラスの如き絶縁性の支持面で用いら打、典型的
には約０．３８ｍｍ（０，０１５インチ）の厚さを有す
る Ｍｙｌａｒ（〜シートか用いられる。この横置の１
つの面は、例えば、境界１２と１３の間に延長し１６ａ
〜＋６ｆで示されるＸ座標方向の細長い平行な格子素子
の列を支持するよう作用する。これら素子は、通常は銀
からなるインク状物質である導電性材料と、比較的安い
コストで支持基板面上に塗布することかできる接着用ポ
リマー材とからなっている。典型的には、本文に述へる
補正特性のない格子素子は、約１．２７ｍｍ （１１，
０５０インチ）の巾を有しかつ約５．０８ｍｍ（０，２
００インチ）の中心間間隔を有することになる。隣接す
る境界Ｉ３、即ち格子素子１６ａ〜＋６ｆは離散する節
点において一連の電圧勾配を規定−・）−る抵抗１８ａ
〜１８ｅと結合されている。これら抵抗１８ａ−−１８
ｅの各々は、理論的には同し抵抗値をイ丁するよう提供
されるべきものである。 格子列１６ａ〜＋６ｆを支持する絶縁基板の反対面は、
２０ａ〜２０ｆ等の、＋９子を含む直角に配置されたｙ
座標の格子列を支持するように作用する。素子１６ａ”
＝Ｉ６ｆのｙ軸の格子列として同じ構造のｙ軸の素子列
は境界１５に接して離数状の電圧勾配を規定する抵抗２
２ａ〜２２ｅと結合されている。前述の如く、これら抵
抗は理論的には、同じ抵抗値を有するように選択される
べきである。Ｘおよびｙ軸の格子素子は交互にその各々
のターミナル２４ａ〜２４ｂおよび２８ａ〜２６ｂを介
して付勢されるように示され、前記ターミナルはその各
抵抗チェーン１８ａ〜１８ｅおよび２２ａ〜２２ｅの反
対側に置かれた外端部に、即ち各列の最初と最後の格子
素子に隣接して配置されるよう示されている。付勢動作
は、約６０乃至 １４０ＫＨｚの範囲内に選択された（
１００ Ｋｔｌｚか一般に選択される）周波数を生じ
かつ線３０および３２を介して＋ｙ、−ｙの付勢のため
の３４ａ〜３４ｂで示されるスイッチング機能部および
十Ｘ、−Ｘの付勢のためのスイッチング機能部３６ａ〜
３６ｂに対して加えられるソース２８から生じる如くに
略図的に示されている。スイッチング機能部３４ａ 〜
３４ｂおよび３６ａ 〜３６ｂについては、開路される
と接地入力即ち有効なゼロ電圧を関連するターミナルへ
、また開路されると交流付勢ソースに加えるように示さ
れている。スイッチに対する制御はマイクロプロセッサ
に基いており、全体的に線３７．３９および４１．４３
により示される制御機能が延長する制御ブロック３８を
含む如くに示される。制御部３８は、＋Ｘ情報がターミ
ナル２６ａにおいて付勢電流を加えかつターミナル２６
ｂにおいて接地されることにより得られるシーケンスに
おいてスイッチ３４ａ〜３４ｂおよび３６ａ〜３６ｂを
付勢するよう機能し、これに続いてスイッチング・ロジ
ックが反転されてターミナル２６ｂにおいて付勢電流を
与え、またターミナル２８ａにおいて接地されて−Ｘ情
報を生じる。この間隔において、ｙ軸の格子列がスイッ
チ３４ａおよび３４ｂの開路状態によって接地電位に保
持され、これにより１種の接地面を生じる。 Ｘ軸情報の生成に続いて、ターミナル２４ｂを接地電位
に保持する間、Ｘ軸情報が同様にターミナル２４ａを介
して付勢ソース電流を最初に加えることにより生成され
、次いでこの手順が逆になる。 適当な信号処理およびティシタル化動作に続いて、情報
か座標の対の情報を得るため比率操作を受ける。この付
勢モードにおいて、座標対の情報は、オペレータの手に
保持さねタブレット１０の作用面に対し静電結合された
位置指示具即ちスタイラス４０によって拾われる。スタ
イラス４０の出力はケーブル４２を介して４４で示され
る如き前置増幅機能部、ブロック４８で示される如き交
流／直流変換段、およびその結果の直流レベルのディジ
タル信号へのブロック５０で示される如き変換段を含む
信号処理回路に対して結合される。この交流／直流変換
段は線５２により示される如きマイクロプロセッサに基
く制御部３８の制御下にあるが、ディジタル変換段５０
は線５４で示される如き同様な制御下に示される。 これまで述べたように、ディジタイザのタブレット１０
の理論的な性能は、第２図に関連して示される如きその
一次元の概略図に関して評価することができる。同図に
おいては、ｙ軸の格子線は抵抗１８ａ〜＋８ｅおよびタ
ーミナル２４ａ〜２４ｂと関連して再生される。交流電
圧ソース２８は再生されターミナル２４ａと機能的に関
連するように示され、ターミナル２４ｂは接地されるよ
うに示される。抵抗１８ａｘ１８ｅは各々同じ抵抗値Ｒ
か与えられるが、格子線／抵抗チェーンの節点はその電
圧の値Ｖ。−Ｖ４によって識別される。スタイラス４０
はＶとして識別される出力電圧まで延びるケーブル４２
と共に再生される。静電ピックアップであるスタイラス
４０は、ｃｏ−０５で示される静電記号により表わされ
る等しい容量を認識することになる。このように示され
た記号の関係は下記の如くである。即ち、 （１）Ｖ、−Ｖ２ ＝Ｖ２−Ｖ３ ＝Ｖ３−Ｖ４ ＝Ｖ
ｏ−Ｖ。 （２） Ｖ （スタイラス４０における）＝Ｖ０＊Ｃｏ
／Ｃｅ９＋ｖｌ ＊Ｃ３／Ｃ０９＋Ｖ２＊Ｃ２／Ｃｅｑ
＋・” Ｖｎ ＊Ｃｎ ／ Ｃｃｑ但し、■ｏはｎ番目
の導体における電圧、Ｃｏはピックアップ即ちスタイラ
ス４０とｎ番目の導体間の有効結合容量てあり、Ｃｅｑ
は下式で表わすことができる相当全容量である。即ち、 ｎ 示された構成による離散上の電圧段階を有する電圧の勾
配が生じるが、スタイラス４０においては連続的な電圧
関数が生じる。この状態はＶ＝ｆ（Ｃ１、Ｃ２、Ｃ３１
１、ｃｏ）でありかつＣｎ項が連続する限り存続する。 タブレット即ちディジタイザ１０における電圧の勾配を
本文に述べたように生成する際、出力の線形性は、理論
的には、専ら抵抗１８ａｚ１８ｅおよびこれら抵抗が相
互に整合する程度の関数である。しかし、重なる格子素
子の交点における静電結合により生じる「漏話」現象は
、以下において詳細に論述するように調節されねばなら
ない。上記の分析はまた、銀のインク等からなる如きや
や低い抵抗を呈する格子素子に関する。透明な実施例の
場合には、あるエラーが以下に述べるように分析に紛れ
込むことになる。 第３図および第４図においては、上記のタブレットの典
型的な構成か全体的にディジタイザ・タブレット５５と
して示される。タブレット５５は、銀／ポリマー・イン
クの帯即ち線条５７（格子素子）の縦方向を向いた列か
シルク・スクリーン印刷されるＭｙｌａｒ （〜の支持
基板５６を有するように構成される。格子素子５７は、
本論においては単に線として示されている。しかし、そ
の実際の形態は非常に斬新なものであることか判るであ
ろう。素子５７は連続する抵抗線即ち線条５８がタブレ
ットの境界５９に隣接して置かれた「節点」において終
り、かつこの節点において電気的に結合されている。帯
即ち線条５８は、例えば、基板５６上に置かれた炭素を
充填したインクとして提供することかできる。同様に、
直角方向の格子素子６０の列は、タブレット５５の境界
６２に隣接する別の抵抗線即ち条６１と節点において結
合するように基板５６の反対側に沿って延長するように
示されている。格子素子５７の場合のように、素子６０
は斬新な構造を有することが判るであろう。抵抗線に延
びる適当なリード線等がリード列６３で示される。この
点に関して、抵抗帯５８はターミナル接続６４を有する
ように示されるが、抵抗帯６１はターミナル入力６５を
有するように示されている。基板５６の両側における格
子列を保護するため、不透明な保護用プラスチック・カ
バーを第４図の６６および６７に示されるように設ける
ことかできる。これらのカバーは適当な糊で所定位置に
接着することができ、それら自体も無線不透明である。 保護カバー６６．６７は、例えば、約０．１２７ ｍｍ
（０，００５インチ）の厚さを有するＭｙｌａｒ （
〜シートにより提供することができる。組立体５５は、
堅固な支持部を提供して回路等を更に密閉する役目を果
す支持構造部上に取付けられる。 上記の第１Ａ図に関する論議においては、付勢電流の印
加は、スタイラス４０を介して容量的に与えられるのと
対照的に、タブレット１０自体の格子列を介して生じる
ことか観察された。このように格子列自体を付勢するこ
とにより、２つのモード、νυちＸ軸の格子素子列を付
勢する１つのモードと、ｙ軸の素子列を付勢する次のモ
ードで作動することが必要となる。１つのこのような素
子列の付勢中、他方は多重ターミナル法を用いて接地レ
ベルに保持されることか望ましい。タブレットの格子列
はスタイラス４０とは対照的に付勢される枚に、信号／
ノイズ比に類する性能における著しい改善が達成される
。このことから、スタイラス即ちピックアップ４０は、
理想的には高いインピーダンスとなる信号処理回路に対
して結合されることになる。このような高いインピーダ
ンスの検出装置に対する静電結合の結果、ピックアップ
信号の損失は非常に小さなものとなる。Ｖ論、スタイラ
ス４０を介してタブレットの格子列に対して付勢が生じ
る場合には反対の状、態か生じる。タブレットｌＯに対
する読取りの高度の実用性および粒度を達成するために
は、制御機能部３８はある格子素子列の節点間の抵抗値
の変動に対する補正を含む索引表を備えたメモリーを組
込むことが判るであろう。このように、やや簡単に添付
される抵抗線条に整合された節点間の抵抗により理論的
に達成される性能の線形性に触れることなく使用するこ
とができる。このメモリーを含む表が製造中に作られる
ため、マイクロプロセッサで付勢する制御システムは、
ティシタイザ°・システムのオン・ライン性能において
充分に速い速度で作動することが可能である。 ＋ｔ、ｌＩ御部３８炉部３８たディジタル化信号を処理
する手法は、差／和の比率として行なわれることが望ま
しい。この点において、第１図と関連して述へた座標系
がＸとｙの両座標方向において任意に＋１から−１まで
の範囲にわたる信号を生じるものと１−れば、接地基準
が反対側のターミナル２６ｂに対して加えられる間、１
つのターミナル、例えばＸ十方向のターミナル２６ａに
交番する電圧ソース２８か最初に加えられる手順の下で
、どんな座標７・〃のｅｔ（ｘ、ｙ）を表わす信号もス
タイラス４０によって電圧値のピックアップを測定する
ことによって決定することかできる。この手順は次いで
−ＸＩｐ１１１方向について反転され、組合された読み
を用いて１つの座標を決定することができる。次に、同
し手順か反対の座標即ちＸ軸方向に行なわれる第２のモ
ードに入る。例えば、ターミナル２６ｂに対して同時に
接地電位か加えられる間交流ソースがターミナル２６ａ
に対して加えら担る時スタイラス３２の出力を任意にＸ
ＰＬＵＳとして示し、交流ワースかターミナル２６ｂへ
加えられかつ接地′ａ位か反対側のターミナル２６ａに
加えられる反対の条件が生じる時スタイラス４０におけ
る信号としてＸＭＴＮＵＳを任意に示し、交流信号ソー
スかターミナル２４ａに加えられ接地電位がターミナル
２４ａに対して加えられる時スタイラス４０における信
号としてＹＰＬＩＪＳを示し、交流ソースかターミナル
２４ｂに加えられ接地電位がターミナル２４ａに対し加
えられる時スタイラス４０に生じる信号としてＹＮ Ｉ
ＭＵＳを示せば、下記の差と和の比を得ることができ
る。即ち、 第５図においては、ｘ−ｙの関係が与えられ、これか
１１．７”ｘ １１．７”のフす一マットで配列され
た規則的な寸法の格子素子を有する第１Ａ図に関して述
べたように作動するグラフィックス・タブレット・シス
テムを備えたコンピュータによって生じる座標信号を表
わす。物理的タブレット自体における四角の格子パター
ンで約１２．７＋ｎｍ （０，４５インチ）毎にデータ
点かとられる。コンピュータが「見」でタブレットから
の座標出力により表わさ、ｈる補正する格子パターンは
歪みを生じる如くに第５図に示されている。Ｘ＠方向に
おいては、位置６８および６９において示されるプロッ
トの中間において最も大きな効果を有する反りの効果が
検証されることに注意されたい。従って、プロットの線
の更に激しい「反り」はＸ軸方向に生じ、前のように、
７０および７１で示されるようにプロットの上下の部分
の中間、
６／７９１，３２４号「エレクトログラフィの用途を有
する位置応答装置、システムおよび方法」の一部継続出
願である。 本発明は、エレクトログラフィの用途を有する位置応答
装置、システムおよび方法に関する。 〔従来の技術およびその問題点〕 エレクトログラフ装置からの信号の座標対の生成に関す
る種々の技術的試みが研究者達によって開発されている
。これらの装置に対する産業的要請は、コンピュータ・
グラフィックス（ＣＧ）、コンピュータ支援設計（ＣＡ
Ｄ）、およびコンピュータ支援製造（ＣＡＭ）の諸シス
テムの進化に伴って逓増しつつある。このため、ディジ
タイザの表面上の物理的位置の指示におけるかなりの精
度が多くの用途において要求される。エレクトログラフ
・サービスの他の用途は、オペレータの指またはスタイ
ラス等を用いてキーボードのあるキーをエミュレートす
るように、アクセス面の一部に触れるタッチ・スクリー
ン装置を含む。 ディジタイザ即ちグラフィックス・タブレットの作用は
、一般に従来のグラフィック・デザインにおいて使用さ
れるものと同じ手操作、およびディジタイザの位置に応
答する表面を横切って引かれあるいはこの表面上に選択
的に置かれる筆記具を表わすスタイラスまたはトレーサ
を含んている。更に、エレクトログラフ装置は、スタイ
ラスの位置に応答して、ディジタル化ざわかつホスト・
コンピュータ機構に対して伝達される対をなす座標のア
ナログ信号を生じる。 例えば、ディジタイザ構造に対する往時の試みでは、相
互に直角に置かれた微細ワイヤの２つのａｈた列からな
る格子が絶縁性の担体に埋設されている複合構造の使用
に依存してきた。この構造体の１つの面は、その発生が
格子をして座標信号を読取らせるスタイラスの入力を受
取るように作用する。読取りを達成するための更に最近
の改善された試みは、対をなすアナログ座標信号を生じ
るため位置に応答する面に対するスタイラス即ち位置決
め具の静電結合を用いることにより達成された。このよ
うな静電結合は、コンデンサの離間された直線状列から
形成される格子層によるが、あるいは電気的な抵抗を有
する材料層またはコーティングの使用によって生じるこ
とができる。 連続する抵抗材料からなる書込み面を有する位置に応答
する表面即ちディジタイザを開発する明らかな利点は、
ガラスまたはプラスチックの如き支持基板上に抵抗面を
設けるだけの本質的に簡単であることに存在する。更に
、こわまで経験した格子構造とは異なり、抵抗性のコー
チインクならびにその支持基板は透明であり、水装置の
産業的用途を著しく拡げるものである。例えば、ディジ
タイザは、色々な輪郭をトレースする目的のためグラフ
ィック図版または写真材料の上に載せることができる。 抵抗性コーティング形式のディジタイザ装置の開発にお
いては種々の技術的問題と遭遇してきたが、その１つは
表面により行なわれた座標の読取りの不均一・な性質に
関するものである。一般に、実際のスタイラスまたはト
レーサ位置とその結果の座標信号との間には、正確な１
対１の一致部ち線形性（無歪性）が要求される。抵抗性
コーティングは、実際に局部抵抗（厚み）の変化、例え
ば約±ｌＯ％の変化なしに形成することができないため
、他の点では見込みのある試みの非線形特性はかなりの
研究開発を必要としてきた。このような開発の事例は、
１９７２年ｌＯ月１７日発行の本願と同じ譲受人に譲渡
されたＴｕｒｎｅｒの米国特許第３，６９９，４３９号
「電気プローブ式位置応答装置およびその方法」の更に
広い範囲の処理即ちスイッチング法である。この試みは
手に持ったスタイラスから抵抗面に対する直流形態の入
力を用い、前記スタイラスの先端部は抵抗面に対して物
理的に触れられる。５ｃｈｌｏｓｓｅｒ等は交流入力信
号が装置と関連して用いられる更に他の改善法について
述べ、その結果生じる対の座標出力信号の信号処理は著
しく改善されている。これもまた同じ譲受人に譲渡され
た１９８４年６月２６日発行の米国特許第４，４５６，
７８７号「エレクトログラフ装置およびその方法」を参
照されたい。抵抗層の装置の位置応答特性は、電圧波形
のゼロ交差法、およびこれもまた本願と同じ譲受人に譲
渡された１９７７年１０月２５日発行のＴｕｒｎｅｒ等
の米国特許第４，０５５，７２６号「ゼロ交差遅延によ
る電荷位置の解像法」に記載される如きスタイラスまた
はトレーサにより検出されるへ矢抵蹟１層白体に対１７
てｌ冶侶暑が加λら九る装部によって改善された。抵抗
面形式のディジタイザ装置に対する実質的な改善精度は
補正法によって達成されたが、これにおいてはどの対の
座標信号もディジタイザ自体の製造中に各ディジタイザ
の抵抗面について補正されるデータに従って補正される
ように、メモリーに保持さねだ補正データかディジタイ
ザに用いられる。このような構成によれば、補正の速さ
が実用的となり装置の精度は著しく改善される。このよ
うな研究における補正表の改善については、例えば、本
願と同じ譲受人に譲渡された１９８４年１０月２６日出
願のＮａｋａｍｕｒａ等の米国特許出願第０６７６６４
，９８０号、ならびに本願と同じ譲受人に譲渡された１
９８５年６月 ７日出願のＮａｋａｍｕｒａ等の米国特
許出願第０６７第２．７３３号「エレクトログラフ装置
およびその方法」に記載されている。 スタイラス即ち位置決め装置を用いる静７に結合は、接
近して隔てられた長形の薄い導体として形成される格子
層と共に用いられてきた。例えば、これらの格子状の導
体は、Ｍｙｌａｒ＠の如き絶縁材料のシートの両側に直
角位置関係に配置された銀インクの線として設けること
かできる。１９８５年 １月 ８日発行のＲｏｄｇｅｒ
ｓ等の米国特許第４，４９２，８１９号に記載されるよ
うに、この格子面は、その表面において交流信号を容量
的に与えるスタイラスと共に使用することができる。こ
の信号を検出するため、予め定めた抵抗が各導体の最初
のものから最後のものまでその間に結合されかつ個々の
抵抗が２つの連続して一体となった抵抗からアースに対
して結合されるように、各導体列と共に梯子型の抵抗回
路が用いられる。一般に、これらの装置は、電流の値が
周囲に配置された抵抗ストリングにおいて決定されるよ
うに、電流モードにおいて作動する。明らかなように、
格子線の導体形態を用いる必要の故に、これら装置は位
置に応答する不透明な面の用途に限定される。個々の整
合抵抗は格子線の節点を結合するため必要であるが、隣
接する平行な格子線間の抵抗の各離散増分毎の抵抗値の
変化を犠牲にして装置の格子間の抵抗素子を提供するた
めに、好都合にも導体即ち炭素充填インクを使用するこ
とかできる。 研究の結果、格子型ディジタイザに対する種々の設計の
試みにおいてよく見られる作動上のトレードオフがある
ことが判った。例えば、交流信号がスタイラスから受動
的な直交格子に対して与えられる場合に、格子構造の表
面がスタイラス即ちピックアップに対して電気的に高い
インピーダンスとして現われる。このため、タブレット
またはディジタイザの表面における水分の存在は非常な
精度の低下を生じることになる。更に、この形式の装置
は、ある形態の用紙を含む僅かに導電性を含む材料に対
する読取り精度に関して悪影響を生じがちである。 一方、格子型のディジタイザが周囲の抵抗ストリング即
ち多重節点の網目から生じる交流信号により付勢される
場合には、座標の識別のための電位の勾配が確立される
。更に、スタイラスまたはピックアップは、人間の手の
影響、水分の影響等を受けないことが望ましい構成にお
いてアナログ座標信号を受取る。しかし、これらの装置
の線形性は、さもなければ得られる利点をほとんど失う
程非常に損なわれることになる。 上記の格子構造をディジタイザに対する違明な実施態様
において提供することが望ましい場合には、制約が生じ
るおそれがある。格子線自体の透明性を確保するために
は、透明な材料例えばインジウム・スズ酸化物を使用し
なければならない。 しかし、これらの材料はタブレット即ち位置に応答する
而の両端部間に小さな抵抗を生じるインピーダンス即ち
抵抗を呈することもある。このような小ざな抵抗は、調
節されないまでも、何等かの方法で補正されなければ、
減衰を生じるエラーをもたらすことになる。この小さな
抵抗は更に、１本の追跡線即ち格子線に沿った１つの位
置における電圧が別の格子線における異なる位置におい
て同じ値を生じる如き系内のぼやけ（アンビギュイティ
）を生じるおそれがある。従って、格子型タブレットの
実際の構成は、このようなアンビギュイティの発生の機
会を最小限度に抑えることを心弁とするー 〔問題を解決する手段〕 （本発明の要約） 本発明は、長形の薄い平行に相互に隔てられだ格子素子
の列が絶縁基板上に配置さ打て相互に直角に配置された
座標画成面を画成するエレクトログラフの分野における
用途を有する位置に応答する装置および方法に関するも
のである。格子素子列の各々の最初と最後の格子の付近
において付勢される抵抗チェーンまたはその相当物の使
用によって、電圧の勾配が格子を横切って生じる。これ
ら抵抗チェーンまたはその相当物の各格子素子間の抵抗
値における必要な均等性を提供することはやや実際的で
ないため、本発明の装置および方法は、このような離散
状の抵抗をオフラインもしくは装置の製造中に評価する
ものである。従って、比較的簡単に正確な座標対の情報
を生じるため装置のマイクロプロセッサに基づく制御装
置が参照することかできる補正情報による索引表が生成
される。 本発明の別の特徴は、格子の交差領域における静電結合
の顕著な減衰が実現されるような、格子列の格子素子の
構成に依る。これは、格子素子をその交差領域において
「裕らせる」ことにより行なわれる。更に、この裕れた
部分の手前の領域は、材料の損失を許容するように巾が
広く作られ、その上にカーソル即ち位置決め具が操作さ
れる作用面がら最も隔てられた格子の距離が比較的大き
くなることを調節するため、格子素子の網目の巾方向の
変化が与えられる。線形性の改善もまた、格子列の境界
または周囲に沿って抵抗線即ち抵抗チェーンを付勢する
ため常に用いられるホード外のターミナル間の別のタッ
プ即ちターミナルを設けることによって達成される。こ
のようにこわら中間点を接地することにより、格子素子
列間の静電結合で生じる漏洩電流は、大きなセットオフ
電圧の形成が生じ得る前に発散される。その結果１．格
子性能の改善が得られる。中間接地法による漏洩電流の
処理に加えて、タブレットの付勢の減衰ざ九る比例的な
並列駆動回路が一実施態様において提供される。 本発明の別の特質は、インジウム・スズ酸化物の如き透
明材料によるこのような格子列の提供を含む。このよう
な材料からなる格子素子は境界間に小さな抵抗を生じる
ため、一般にこれまで１つの境界のみにおいて用いられ
できた従来の付替法は実質的なエラーを生じる。本発明
によれば、付勢は各格子素子列と結合された対向位置に
置か４た並列の抵抗チェーンによって生じる。その結果
、エラーの大きな減少が実現、される。 本発明の更に別の特質として、付勢信号が電流形態でス
イッチング構成素子に対して加えられる格子素子列に対
するスイッチング付勢電流の手法が用いられる。スイッ
チか閉路位置を有する時電圧特性の出力付勢信号を生じ
、またスイッチが開路位置を有する時接地出力を生じる
電圧フォロワ段が用いられる。この構成によりば、生産
コストおよび効率における大きな改善が実現される。 従って、本発明は、以下本文において詳細に例示される
構造、構成素子の組合せ、ステップおよび各部の構成を
処理する装置、システムおよび方法からなっている。 本発明の性格および目的を更によく理解するため、図面
に関連して行なわわる以下の詳細な説明を照合さ九たい
。 〔実施例〕 本発明のエレクトログラフ装置は、不透明もしくは透明
な位置応答格子型表面として構成することかできる。上
記の如く、透明な表面の試みは、好都合にも更に柔軟性
に富む応用範囲を可能にし、また一般的に好まわる。こ
のため、不透明な格子面またはタブレット構造は、必然
的に、必要な座標定義精度を維持しなから比較的安い製
造コストを求めるものである。第１Ａ図においては、位
置応答面の不透明な構造が四角の形状のディジタイザの
タブレット１０を含む如くに示されている。明瞭にする
ため、タブレット１０はそれぞれ、１４およびＩ５て示
す直角に配置された境界十ｙおよび−ｙと共に１２およ
び１３で示す境界十Ｘおよび−Ｘを有するように示され
ている。一般に、境界１２〜１５は、薄いプラスチック
またはガラスの如き絶縁性の支持面で用いら打、典型的
には約０．３８ｍｍ（０，０１５インチ）の厚さを有す
る Ｍｙｌａｒ（〜シートか用いられる。この横置の１
つの面は、例えば、境界１２と１３の間に延長し１６ａ
〜＋６ｆで示されるＸ座標方向の細長い平行な格子素子
の列を支持するよう作用する。これら素子は、通常は銀
からなるインク状物質である導電性材料と、比較的安い
コストで支持基板面上に塗布することかできる接着用ポ
リマー材とからなっている。典型的には、本文に述へる
補正特性のない格子素子は、約１．２７ｍｍ （１１，
０５０インチ）の巾を有しかつ約５．０８ｍｍ（０，２
００インチ）の中心間間隔を有することになる。隣接す
る境界Ｉ３、即ち格子素子１６ａ〜＋６ｆは離散する節
点において一連の電圧勾配を規定−・）−る抵抗１８ａ
〜１８ｅと結合されている。これら抵抗１８ａ−−１８
ｅの各々は、理論的には同し抵抗値をイ丁するよう提供
されるべきものである。 格子列１６ａ〜＋６ｆを支持する絶縁基板の反対面は、
２０ａ〜２０ｆ等の、＋９子を含む直角に配置されたｙ
座標の格子列を支持するように作用する。素子１６ａ”
＝Ｉ６ｆのｙ軸の格子列として同じ構造のｙ軸の素子列
は境界１５に接して離数状の電圧勾配を規定する抵抗２
２ａ〜２２ｅと結合されている。前述の如く、これら抵
抗は理論的には、同じ抵抗値を有するように選択される
べきである。Ｘおよびｙ軸の格子素子は交互にその各々
のターミナル２４ａ〜２４ｂおよび２８ａ〜２６ｂを介
して付勢されるように示され、前記ターミナルはその各
抵抗チェーン１８ａ〜１８ｅおよび２２ａ〜２２ｅの反
対側に置かれた外端部に、即ち各列の最初と最後の格子
素子に隣接して配置されるよう示されている。付勢動作
は、約６０乃至 １４０ＫＨｚの範囲内に選択された（
１００ Ｋｔｌｚか一般に選択される）周波数を生じ
かつ線３０および３２を介して＋ｙ、−ｙの付勢のため
の３４ａ〜３４ｂで示されるスイッチング機能部および
十Ｘ、−Ｘの付勢のためのスイッチング機能部３６ａ〜
３６ｂに対して加えられるソース２８から生じる如くに
略図的に示されている。スイッチング機能部３４ａ 〜
３４ｂおよび３６ａ 〜３６ｂについては、開路される
と接地入力即ち有効なゼロ電圧を関連するターミナルへ
、また開路されると交流付勢ソースに加えるように示さ
れている。スイッチに対する制御はマイクロプロセッサ
に基いており、全体的に線３７．３９および４１．４３
により示される制御機能が延長する制御ブロック３８を
含む如くに示される。制御部３８は、＋Ｘ情報がターミ
ナル２６ａにおいて付勢電流を加えかつターミナル２６
ｂにおいて接地されることにより得られるシーケンスに
おいてスイッチ３４ａ〜３４ｂおよび３６ａ〜３６ｂを
付勢するよう機能し、これに続いてスイッチング・ロジ
ックが反転されてターミナル２６ｂにおいて付勢電流を
与え、またターミナル２８ａにおいて接地されて−Ｘ情
報を生じる。この間隔において、ｙ軸の格子列がスイッ
チ３４ａおよび３４ｂの開路状態によって接地電位に保
持され、これにより１種の接地面を生じる。 Ｘ軸情報の生成に続いて、ターミナル２４ｂを接地電位
に保持する間、Ｘ軸情報が同様にターミナル２４ａを介
して付勢ソース電流を最初に加えることにより生成され
、次いでこの手順が逆になる。 適当な信号処理およびティシタル化動作に続いて、情報
か座標の対の情報を得るため比率操作を受ける。この付
勢モードにおいて、座標対の情報は、オペレータの手に
保持さねタブレット１０の作用面に対し静電結合された
位置指示具即ちスタイラス４０によって拾われる。スタ
イラス４０の出力はケーブル４２を介して４４で示され
る如き前置増幅機能部、ブロック４８で示される如き交
流／直流変換段、およびその結果の直流レベルのディジ
タル信号へのブロック５０で示される如き変換段を含む
信号処理回路に対して結合される。この交流／直流変換
段は線５２により示される如きマイクロプロセッサに基
く制御部３８の制御下にあるが、ディジタル変換段５０
は線５４で示される如き同様な制御下に示される。 これまで述べたように、ディジタイザのタブレット１０
の理論的な性能は、第２図に関連して示される如きその
一次元の概略図に関して評価することができる。同図に
おいては、ｙ軸の格子線は抵抗１８ａ〜＋８ｅおよびタ
ーミナル２４ａ〜２４ｂと関連して再生される。交流電
圧ソース２８は再生されターミナル２４ａと機能的に関
連するように示され、ターミナル２４ｂは接地されるよ
うに示される。抵抗１８ａｘ１８ｅは各々同じ抵抗値Ｒ
か与えられるが、格子線／抵抗チェーンの節点はその電
圧の値Ｖ。−Ｖ４によって識別される。スタイラス４０
はＶとして識別される出力電圧まで延びるケーブル４２
と共に再生される。静電ピックアップであるスタイラス
４０は、ｃｏ−０５で示される静電記号により表わされ
る等しい容量を認識することになる。このように示され
た記号の関係は下記の如くである。即ち、 （１）Ｖ、−Ｖ２ ＝Ｖ２−Ｖ３ ＝Ｖ３−Ｖ４ ＝Ｖ
ｏ−Ｖ。 （２） Ｖ （スタイラス４０における）＝Ｖ０＊Ｃｏ
／Ｃｅ９＋ｖｌ ＊Ｃ３／Ｃ０９＋Ｖ２＊Ｃ２／Ｃｅｑ
＋・” Ｖｎ ＊Ｃｎ ／ Ｃｃｑ但し、■ｏはｎ番目
の導体における電圧、Ｃｏはピックアップ即ちスタイラ
ス４０とｎ番目の導体間の有効結合容量てあり、Ｃｅｑ
は下式で表わすことができる相当全容量である。即ち、 ｎ 示された構成による離散上の電圧段階を有する電圧の勾
配が生じるが、スタイラス４０においては連続的な電圧
関数が生じる。この状態はＶ＝ｆ（Ｃ１、Ｃ２、Ｃ３１
１、ｃｏ）でありかつＣｎ項が連続する限り存続する。 タブレット即ちディジタイザ１０における電圧の勾配を
本文に述べたように生成する際、出力の線形性は、理論
的には、専ら抵抗１８ａｚ１８ｅおよびこれら抵抗が相
互に整合する程度の関数である。しかし、重なる格子素
子の交点における静電結合により生じる「漏話」現象は
、以下において詳細に論述するように調節されねばなら
ない。上記の分析はまた、銀のインク等からなる如きや
や低い抵抗を呈する格子素子に関する。透明な実施例の
場合には、あるエラーが以下に述べるように分析に紛れ
込むことになる。 第３図および第４図においては、上記のタブレットの典
型的な構成か全体的にディジタイザ・タブレット５５と
して示される。タブレット５５は、銀／ポリマー・イン
クの帯即ち線条５７（格子素子）の縦方向を向いた列か
シルク・スクリーン印刷されるＭｙｌａｒ （〜の支持
基板５６を有するように構成される。格子素子５７は、
本論においては単に線として示されている。しかし、そ
の実際の形態は非常に斬新なものであることか判るであ
ろう。素子５７は連続する抵抗線即ち線条５８がタブレ
ットの境界５９に隣接して置かれた「節点」において終
り、かつこの節点において電気的に結合されている。帯
即ち線条５８は、例えば、基板５６上に置かれた炭素を
充填したインクとして提供することかできる。同様に、
直角方向の格子素子６０の列は、タブレット５５の境界
６２に隣接する別の抵抗線即ち条６１と節点において結
合するように基板５６の反対側に沿って延長するように
示されている。格子素子５７の場合のように、素子６０
は斬新な構造を有することが判るであろう。抵抗線に延
びる適当なリード線等がリード列６３で示される。この
点に関して、抵抗帯５８はターミナル接続６４を有する
ように示されるが、抵抗帯６１はターミナル入力６５を
有するように示されている。基板５６の両側における格
子列を保護するため、不透明な保護用プラスチック・カ
バーを第４図の６６および６７に示されるように設ける
ことかできる。これらのカバーは適当な糊で所定位置に
接着することができ、それら自体も無線不透明である。 保護カバー６６．６７は、例えば、約０．１２７ ｍｍ
（０，００５インチ）の厚さを有するＭｙｌａｒ （
〜シートにより提供することができる。組立体５５は、
堅固な支持部を提供して回路等を更に密閉する役目を果
す支持構造部上に取付けられる。 上記の第１Ａ図に関する論議においては、付勢電流の印
加は、スタイラス４０を介して容量的に与えられるのと
対照的に、タブレット１０自体の格子列を介して生じる
ことか観察された。このように格子列自体を付勢するこ
とにより、２つのモード、νυちＸ軸の格子素子列を付
勢する１つのモードと、ｙ軸の素子列を付勢する次のモ
ードで作動することが必要となる。１つのこのような素
子列の付勢中、他方は多重ターミナル法を用いて接地レ
ベルに保持されることか望ましい。タブレットの格子列
はスタイラス４０とは対照的に付勢される枚に、信号／
ノイズ比に類する性能における著しい改善が達成される
。このことから、スタイラス即ちピックアップ４０は、
理想的には高いインピーダンスとなる信号処理回路に対
して結合されることになる。このような高いインピーダ
ンスの検出装置に対する静電結合の結果、ピックアップ
信号の損失は非常に小さなものとなる。Ｖ論、スタイラ
ス４０を介してタブレットの格子列に対して付勢が生じ
る場合には反対の状、態か生じる。タブレットｌＯに対
する読取りの高度の実用性および粒度を達成するために
は、制御機能部３８はある格子素子列の節点間の抵抗値
の変動に対する補正を含む索引表を備えたメモリーを組
込むことが判るであろう。このように、やや簡単に添付
される抵抗線条に整合された節点間の抵抗により理論的
に達成される性能の線形性に触れることなく使用するこ
とができる。このメモリーを含む表が製造中に作られる
ため、マイクロプロセッサで付勢する制御システムは、
ティシタイザ°・システムのオン・ライン性能において
充分に速い速度で作動することが可能である。 ＋ｔ、ｌＩ御部３８炉部３８たディジタル化信号を処理
する手法は、差／和の比率として行なわれることが望ま
しい。この点において、第１図と関連して述へた座標系
がＸとｙの両座標方向において任意に＋１から−１まで
の範囲にわたる信号を生じるものと１−れば、接地基準
が反対側のターミナル２６ｂに対して加えられる間、１
つのターミナル、例えばＸ十方向のターミナル２６ａに
交番する電圧ソース２８か最初に加えられる手順の下で
、どんな座標７・〃のｅｔ（ｘ、ｙ）を表わす信号もス
タイラス４０によって電圧値のピックアップを測定する
ことによって決定することかできる。この手順は次いで
−ＸＩｐ１１１方向について反転され、組合された読み
を用いて１つの座標を決定することができる。次に、同
し手順か反対の座標即ちＸ軸方向に行なわれる第２のモ
ードに入る。例えば、ターミナル２６ｂに対して同時に
接地電位か加えられる間交流ソースがターミナル２６ａ
に対して加えら担る時スタイラス３２の出力を任意にＸ
ＰＬＵＳとして示し、交流ワースかターミナル２６ｂへ
加えられかつ接地′ａ位か反対側のターミナル２６ａに
加えられる反対の条件が生じる時スタイラス４０におけ
る信号としてＸＭＴＮＵＳを任意に示し、交流信号ソー
スかターミナル２４ａに加えられ接地電位がターミナル
２４ａに対して加えられる時スタイラス４０における信
号としてＹＰＬＩＪＳを示し、交流ソースかターミナル
２４ｂに加えられ接地電位がターミナル２４ａに対し加
えられる時スタイラス４０に生じる信号としてＹＮ Ｉ
ＭＵＳを示せば、下記の差と和の比を得ることができ
る。即ち、 第５図においては、ｘ−ｙの関係が与えられ、これか
１１．７”ｘ １１．７”のフす一マットで配列され
た規則的な寸法の格子素子を有する第１Ａ図に関して述
べたように作動するグラフィックス・タブレット・シス
テムを備えたコンピュータによって生じる座標信号を表
わす。物理的タブレット自体における四角の格子パター
ンで約１２．７＋ｎｍ （０，４５インチ）毎にデータ
点かとられる。コンピュータが「見」でタブレットから
の座標出力により表わさ、ｈる補正する格子パターンは
歪みを生じる如くに第５図に示されている。Ｘ＠方向に
おいては、位置６８および６９において示されるプロッ
トの中間において最も大きな効果を有する反りの効果が
検証されることに注意されたい。従って、プロットの線
の更に激しい「反り」はＸ軸方向に生じ、前のように、
７０および７１で示されるようにプロットの上下の部分
の中間、
【υにおいて最も激しい歪み領域か生じる。第
１Ａ図の構成によりば、抵抗チェーン１８ａ”−１８ｅ
および２２ａ〜２２ｅか付勢入力および接地の位置に従
ってタブレットの格子線に沿って電圧の勾配を生じるこ
とか思出されよう。実際に、段階的な電位が手元のデー
タ収集モードに従って、タブレットトに生成される。タ
ブレットの性能を調べると、Ｘ軸の格子素子およびｙ軸
の格子素子の位置か多数に上るため、各重合点即ち交点
毎に小さなキャパシタンス値が多数少じることが判った
。このため、タブレットの操作中、Ｘ軸方向の格子素子
に生じる電流のある部分かｙ ４油の抵抗チェーンに結
合され、この電流はこの抵抗チェーンの接地ターミナル
に向って両方向に流れる。逆もまた真であり、ＸＩＮ＋
の抵抗チェーンに沿って反対方向に移動する種々の漏洩
電流に含まれる各交点間にキャパシタンスが生じる。そ
の結果、プロットの縁部の中心部分における最も顕著な
特性を有する漏洩エラー電圧が生じる。この漏洩エラー
電圧は何等かのセットオフとして作用し、第５図の６８
〜７１におけるプロットの最も顕著な部分に典型化され
るエラー領域を生じる。実際に、位置決め具即ちカーソ
ルが２つの電圧の合成に応答して座標の対データを生じ
る。例えば図示の如くｙ軸の格子素子が更に作用面がら
離され、従ってシステムと共に使用されるピックアップ
またはカーソルから離されるため、ｙ軸に沿って即ち７
０および７１に生じる情報の重大度が強調されることが
考えられる。従って、比較的弱い初期信号が漏洩エラー
電圧によって生じる。 第６Ａ図および第６Ｂ図においては、第５図に示される
歪み効果の著しい改善を達成する格子素子の構造即ちア
ーキテクチャが示される。第６Ａ図においては、従来の
構造を表わすｙ軸の格子素子７２とｙ軸の格子素子７３
の交差位置が示されている。これら素子はＡ１で示され
た領域内で相互に交差する。５６て示した絶縁支持部が
これら２つの格子素子の間に存在し、例えば、約０．３
８１ ｍｍ（０，０１５インチ）の厚さを存するＭｙｌ
ａｒ■として設けることができることを想起されたい。 このＭｙｌａｒ （Ｉｐまたは典型的な空間支持部は、
格子素子間の容量的な相互作用における誘電体として機
能することになろう。本発明によれば、格子素子に対す
る構造即ち形態は第６Ｂ図の誇張された形状に示される
如く変更される。同図においては、ｙ軸の情報を保有す
る縦方向の格子素子７４は、規定される各格子の中心領
域内に巾Ｗ１を有するように示される。しかし、格子素
子か補正する水平の格子素子との交点に接近するに伴な
い７５等て縮わ、こわと同時にこの素子は７６で示され
る如く再び比較的広い寸法となる。同様に、ｙ軸の情報
を保有し絶縁空間の故にタブレットの作用面がら更に離
される水平に置かれた電極は７７で示され巾寸法Ｗ２を
有する。前の場合におけるように、この巾Ｗ２は、交点
領域の付近で７８等に接近するに伴い狭い寸法に縮れた
状態となる。格子素子は次いで７９等のその中間の格子
中を再び有する。このように、格子素子パターンにおけ
る交差位置で縮わることにより、その時静電結合を生じ
る面積は同図のＡ２で示される面積に減少する。このた
め、静電結合の機会は道かに小さくなる。第６Ｂ図の構
造により他の１つの特質が提供されるが、こわは作用面
がら最も離れた例えば７７における格子素子は作用面に
対して最も近い電極よりも更に大きな巾Ｗ２を有するよ
うに作ることかできることである。これにより、システ
ムの線形性を改善して第５図の７０および７１と関連し
て述べた如く更に酷い歪みを許容する傾向を存する。 第６Ｂ図に関して述べた改善された格子素子の構成即ち
構造の結果は、第７図において示されている。同図にお
いては、第５図に関して同じ条件下で生じたものである
か改善された格子素子形態によるプロットが示される。 先に７０．７１で示した縦方向の領域の歪みが８０．８
１で示されるように著しく減衰した。同様に、領域６８
．６９に関して前に述べた如き横方向の歪み効果が、そ
れぞれ８２．８３で示さ、れるように大きく減衰した。 これらの改善を達成するため用いられた寸法は、巾Ｗｔ
が約１．４９８ ｍｍ （０，０５９インチ）であり、
作用面がら最も離れたＩｉＪ Ｗ ２か約２．００７
ｍｍ （０，０７’９インチ）の寸法を有するように設
けられ、７５．７８の如き縦わた領域か約０．５０８
ｍｍ （０，０２０インチ）の巾寸法を有するように設
けたことをｌｉ′Ｉ−提とするものであるが、巾は実際
にシルク・スクリーンで印刷することができる最小寸法
を表わす。第７図に示された歪みは、第５図に示したも
のより約７０％の改善を示している。 多重ターミナル手法によるディジタイザ表面がら最終的
な座標対の信号テークへの変換の線形性におけるこれ以
りの改善を達成するため、更に別の補正法を用いること
ができるが、この手法は更に静電的に生じる漏洩電圧ま
たは電流を散逸させるのに役立つ。 第１Ｂ図においては、第１Ａ図に関して述べたディジタ
イザ構造が、再びプライム記号を付して示したこの第１
Ａ図と共通の全構成要素により再び構成される。しかし
、第１Ｂ図の構造に対して余分なターミナルか付加され
ている。このため、抵抗チェーン１８’ａ〜１８°ｅを
画成するｙ軸は今度は第３のターミナル２４ｃを含み、
ｙ軸を画成する抵抗チェーン２２“ａ〜２２゛ｅは第３
のターミナル２６ｃを有するように示されている。こわ
らターミナルは、抵抗チェーンの略々中間点にあること
か判る。ターミナル２４ｃはスイッチ８３の１つの入力
に対して線８２を介して結合された状態で示され、その
反対側の入力は線８４で示されるように接地されている
。更に、このスイッチは、線８５で示されるように制御
機能部３８゛から制御されることが判る。同様に、ター
ミナル２８ｃは線８６を介してスイッチ８７の１つの入
力に対し結合され、その反対の入力は線８Ｂで示される
ように接地される。スイッチ８７は、線９０で示される
ように制御機能部３８°から制御される。 第１Ｂ図に示ざわた構成によれば、２つの操作モードか
依然として行なわれるが、この手法においては、関連し
ない抵抗チェーン２２°ａ〜２２゛ｅが交流ソースから
付勢される間隔において、制御部３８゛かスイッチ８３
を作動させてターミナル２４ｃをアース即ち０電圧、即
ち有効接地電圧に対して結合する。スイッチ３４′ａお
よび３４′ｂもまたこの間隔において端部ターミナルを
接地するため、格子素子の交点のキャパシタンスにより
生じる漏洩電流のための結果的なリード線路は著しく減
少し、こ九に従ってこの静電的に話起される電流から結
果的に生じる電位の形成か逓減する。反対の操作モード
においては、抵抗チェーン１８’ａ〜１８′ｅが交流ソ
ースから付勢される時、各スイッチ３６ａ、３６ｂを介
して接地するｎのターミナル２６ａ〜２６ｂの結合動作
と関連して、スイッチ８７が閉して中間のターミナル２
６ｃを接地する。このため、この操作モードにおいては
、漏洩か生じた電流に対する経路が再び半減し、このよ
うな電流から得らねる結果的な電位が有効に半減される
。 第１Ｃ図においては、第１Ｂ図の多重ターミナルによる
方策に対する別の試みが示されている。 前のように、第１Ａ図に関して先に述へた同図のものと
共通の全ての構成要素が二重のプライム記号で第１Ｃ図
に示されている。同図においては、第１Ｂ図のターミナ
ル２４ｃが再び２４”Ｃで示されている。このターミナ
ルは、線９【を介してスイッチ９２の１つのターミナル
に対し結合されている。スイッチ９２は、これが開路状
態にある時接地レベル信号を線９１に加える前述の変更
例である。スイッチ９２の反対側のターミナルは１．線
９５および交流ソース２８″の周囲に結合された抵抗Ｒ
１，Ｒ２からなる分圧回路の中間点まで線９３．９４を
経て延長している。スイッチ９２は制御部３８”から線
９６を介して制御されるよう示されている。同様に、中
間の抵抗チェーンのターミナル２６ｃ”はターミナル２
６ａ”および２６ｂ“の間に配置され、９２と同じスイ
ッチ９８に対し線９７を経て結合されかつ制御部３８゛
°から線９９を介して制御される。 抵抗Ｒ１，Ｒ２は、中心のタップ線９４に生じスイッチ
＋１２．９８に対して与えられる電位は関連する抵抗チ
ェーンの電圧勾配と比例するように選択される。このた
め、もしターミナル２４ｃ”が抵抗チェーン１８ａ“〜
１８ｅ”の中間点にあるならば、端部のターミナルに通
常に生じる値の半分の電圧レベルか加えられることにな
る。同じ構成がターミナル２８ｃ”と関連して提供され
る。作用においては、抵抗チェーン２２ａ”〜２２ｅ”
が交互に付勢されるｘ ｆｑｌ＋モードの間、制御部３
８”から制御される如きスイッチ９８は線９７を介して
ターミナル２６ｃ“に対し減衰した交流信号を加えるこ
とになる。同時に、スイッチ９２が開路しターミナル２
４ｃ”がターミナル２４ａ”、２４ｂ“と同じように接
地されることになる。 このように、第１ＢＩＴ！ｌに示される構成により生じ
る接地効果が反復される。このような接地効果は第１Ｃ
図の構成の主な補正手段であるが、ある程度の強化か線
９４からの別の比例的に減衰した駆動作用によって達成
される。 第８図によれば、第５図において用いたものと同し形態
のタブレットによるものであるか第１Ｃ図のターミナル
２６ｃ”に関して述べた如き別のターミナルによるプロ
ットが示されている。第８図はｙ軸の情報に関して改善
か得られる結果を示すが、領域ｔＱｌ 、 １０３ 、
１０５ 、１０７においては進かに小さな歪みが示され
ている。第９図においては、同じテスト構成が生じるが
、第８図に示された１つのターミナルとは対照的な１つ
の抵抗チェーンに沿った２つの余分のターミナルを用い
るものである。同図に示さおたプロットは、第８図に示
されたプロットに勝る更に改善された性能を示している
。第１Ｏ図においては、各抵抗チェーンに対する２つの
等距離隔てられたターミナルを用いて、両方の抵抗チェ
ーンに対する第１Ｃ図のテスト構成か提供される。その
結果は再び、以下本文に述べる補正ルーチンにより容易
に補正される性能の実質的な改善を示している。 次に位置に応答する面即ちタブレットか透明な本発明の
実施例について、先ず、異なる形態の駆動部か含まれか
つ異なるタイプの格子素子が用いられる点を除いて第１
Ａ図に関して述べたものと非常に類似する構造が示され
る第１１Ａ図について述べる。後者に関しては、示され
た素子は透明であり、例えば約１５０人程度の厚さを有
するインジウム・スズ酸化物の材料でよい。この厚さは
、使用した基板の如き形態および材料により生じ得る屈
折歪み可能性に照して決定される。ディジタイザのタブ
レットかその上に載せるグラフィック材料と共に使用さ
れるためには、このような歪みが生じないことが重要で
ある。例えば、タブレットは、を髄の輪郭の現像された
Ｘ線写真のトレーサの如きに用途がある。一般に、ガラ
スの基板は、種々の形態のインジウム・スズ酸化物（Ｉ
ＴＯ）の格４素子を支持するため用いられる。第１１Ａ
図は、その格子列のＸＩＩＩ［ｈおよびｙ軸における配
向を有するように構成されるタブレッ＋−１００を示し
ている。例えば、境界＋０２から境界＋０４まてには略
図的に１０６ａ〜１０６ｆで示されるＸ軸を画成する格
子素子列か配置される。こわらの格子素子１０５ａ〜１
０６［は、境界１０２に隣接する離散的抵抗１０８ａ〜
１０８ｅおよび境界１０４に隣接する離散的抵抗＋ １
０ａ〜１１０ｅを含む２つの抵抗チェーン間に延長して
いる。全体的に１０８ 、１１０で示される如き抵抗チ
ェーンは格子索子１０８ａ〜ｌ０１４ｆの各々と別個に
分離し、共通のターミナル１１２ 、１１３から並列に
選択的に駆動されることか判る。ターミナル１１２．１
１３は更に、線１２２ 、１２４を介して交流ソースか
ら共に駆動される各スイッチング機能部１１６．１１８
を介して付勢される。前と同様に、スイッチング機能部
１１６ 、１１８に対する制御はブロック１２２および
線１２４ 、１２５で示されマイクロプロセッサで駆動
される制御機能部から与えられる。 図示した構成によれば、付勢電流および適当な基準電圧
を同時に格子列１０６ａ〜１０６ｆの両側に対して加え
ることができる。 同様に、格子索子１２８ ａ〜１２８ｆのｙ輸列は、タ
ブレ・・・ト構造１００の支持基板の反対側に置か打て
いる。これらの格子素子１２８ａ〜１２８ｆは、抵抗チ
ェーン１３０ ａ〜１３０ｅおよび１３２ａ〜１３２ｅ
間に延長する。全体的にｌ：ｉｏ 、１３“２て示され
る抵抗チェーンは更に共通のターミナル＋３４ 、＋３
６から並列に駆動ぎわ、このターミナルは更に各スイッ
チンク機能部＋３８ 、＋４０まで延びている。スイッ
チ１３８ 、１４１１は、線１２２ 、１２４を介して
ソース１２０から付勢され、線１４２ 、１４３によっ
て示される如きマイクロプロセッサで１す勢される制御
部１２２から個々に制御ざわるっ 第１Ａ図の実施例と同様に、ディジタル数・タブレット
１００の位置に応答する面に生じる信号を拾う目的のた
め、スタイラスまたは適当な位置決め具）４４が用いら
れるっ前のように、このタブレットは２つの操作モード
、即ちＸ軸方向に＋Ｘおよび−Ｘの情報を与えるモード
と＋ｙ、−ｙ軸方向に座標情報を与える他のモードにお
いて動作する。スタイラス１４４は、線１・１６によっ
て１４８で示ざ九る装置増幅機能に対して結合さ、れて
いる。 このように増幅さ九た信号は帯域フィルタ機能部１５０
においてフィルタされ、これと同時に信号はブロック＋
４２に示される如き直流レベルに変換され、その結果の
直流値はブロック１５４で示される如きディジタル数・
＼変換される。その結果前たゲイジタル化された座標の
対の情報は線１５６によって示される如き制ｉ卸機能部
１２２に対して与えら：！”ｔ−＃ＩＰ、交流／直流変
換機能に対する前記制御部からの制御は線＋５８により
示される。 実際の形態に構成される場合、タブレｉ＝／ ト１００
は第３図および第６Ｂ図に関して示しかつ記述した構造
をとり得、全体的に１３０．１３２ 、＋０８、＋１０
で示した抵抗チェーンの個々の抵抗に対しては６６．７
２て先に述へた抵抗線条か用いられ、第１Ａ図のイ１４
成において用いた銀の蒸着の代りにＩＴＯ製の格子素子
か用いられる。位置に応答する面の要件である速用の故
に、タブレットの構成には格子列間の＠適空隙を維持す
るため非常に薄くすることかてきるカラス基板を使用す
ることができる。このような形態を許容する構造を第１
２図に示すが、これにおいては薄いガラス基板が１５９
で示され、その上に格子列がコーティングされている。 例えば、Ｘ軸の格子列１０６は、その一方が１６０で示
さね抵抗の炭素線条として構成される反対側に置かれた
抵抗チェーンと共に基板１５９の上面にシルク・スクリ
ーンで印刷することができる。基板即ちカラス仮１５９
の反対側は、その一方／）’ｒ ＋ ６１で示される抵
抗線条と共に、類似するが直角か向に配向されたｙＩｌ
ｌｌの格子列を有する。非常に薄い構造を支持するため
、この構造体を１６２で承ずように、＋６３で示す如き
ポリヒニール・ブチルの中間層を用いて支持用のガラス
基板上に接着ゴーることもできる。この層１６３は透明
であり、不要な范の屈折現像を避けるように選択される
。 １０ｒ〕の如きティジタイザ構造のため試みられた別の
構造を第１３図の典型的な断面図に示す。この構成によ
れば、１６４で示すように比較的厚いガラス支持部か提
供さ：Ｆ１．る。座標系の格子列の１つは、関連する隔
てられた抵抗線条と共に、１６５で示されるように支持
部１７８σ片トを向いた面上に配置される。この格子列
および抵抗構造体は、次いて１６６で小ざおるシリコン
酸化物または相当物の絶縁性を有する透明なコーディン
グで覆わねる。 従って、この絶縁性コーティング１６６の一ヒ面は、そ
の一方か１６８で示される隔てられた抵抗線条即ち帯を
含む次の直角に置かれた格子列１６７を支持するのに役
立つ。 Ｋ発明の透明な実施例のための二重の抵抗チェーンおよ
び付勢ソース１２０からの同時の付勢の採用により、さ
もなければシステムに糎けらむないエラーにおＧ″ｌる
重要なｇ衰を達成するものである。タブレット構造体１
００の透明度８得るため、インジウム・スズ酸化物の如
き材料か抵抗性を早し従ってその全長に沿って小さな抵
抗を呈する格子素子用に用いられる。この小さな抵抗の
故に、また更にシステムの付勢の周波数即ち６０乃至目
ＯＫｔ＋ｚを考慮すると、各格子線に対するインピータ
ンス条件か得られるが、これは伝送線の分ｔ！′ｉにお
いて用いたちのと頃似する方法により分析−（−ること
かてきろ。このような分析において考え−）ｊることは
、Ｉ ｒｏｉ子素子の抵抗即ちインピータンス、ピック
アップ即ちスタイラス１４４と関連する結計キへ・バシ
タンスおよびシステムの信号処理要素の入力抵抗である
。第１４図においては、格７−末子およびその付勢の分
析のこのような特゛）７２を示す等価回路か提供される
。同図においては、Ｖｏは抵抗チェーンにお６するある
節点における町、１王てあり、ＲｒはＩＴＯ素子即ちト
ラ・・Ｉりの抵抗を表わし、Ｃ３・はスタイラスＩ・１
４における結合キャパシタンスを、Ｒｎはイ＾号処理即
ち検出システムの入ブつ抵抗を表わし、■１はスタイラ
ス１４．１の位置における最終的に検出された電圧の値
を表わづ−０これらのパラメータに対して典型的な値を
充てわは、検出された電圧におけるエラーを計ｑするこ
とかでさる。 第１５図においては、第１Ａ図の形態即ち構造における
ＩＴＯ格子Ｉｊｌｌを付勢することにより生じるエラー
率が点線１６９によって示される。同図においては、横
軸は節点の付勢位置から始まる格子素子の全長の比率を
表わす。格子素子が第１１Ａ図に示される方法でその両
端から付勢される場合、エラーはカーブ１７０の形状お
よび大きさをとる。生じたエラーの理論的比率における
大きな減少が生じることにイ上目さｉたい。特に、この
エラーは実際のディシタイサ用途におけるその最高ピー
クにおい一〇５％より低いことか判る。このことは、格
１′−素子が片側のみから付勢される場合に約１７％の
エラーを示している。 第１１Ｂ図においては、第１１Ａ図に関し・て示し記し
たニー＠駆動型ディジタイザ構造を＋４びプライム記号
により示すが、構成要素は同しものである、し５か１７
、第１１Ｂ図においては、第１Ｂｉ′Ａに示さ九たもの
と対応する別の接地ターミナルが示さ九ている。このこ
とから、）■列の抵抗チェーンＩＪＯａ’〜Ｉ ：ｌ
り ｅ ’および１３２ａ’ 〜１１２ｅ’かぞ打ぞ才
１各中間ターミナル１３５ａおよびＩ ：ｌ ５ ｂを
仔することか判るであろう。ターミナル１３５ｂは、未
泉１７１を介してスイ・ｌチ１７２の１つのターミナル
と臂１合ざわ、そのス・ｒ・ソチのｈχ、ｔ（則のター
ミナルは線１７３を介して接地されている。同様に、タ
ーミナル１３５ａは線１１・１を介して頃似のスイ・ソ
チ１７５の一方のターミナルと結合され、このスイッチ
の反対側のターミナルは線１７６を介して接地さ肌てい
る。スイッチ１７２ 、１７５は非常に低いインピーダ
ンスを呈することか望ましい。スイッチ１７２ 、１７
５に対する制御は、線＋７７．１７８との結合を介して
制御機能部１２２゛ から同時に与えられる。 同様に、抵抗チェーン１０８ａ’〜１０１’ｌｅ’およ
びＬｌｆ）ａ’ 〜１ｌＯｅ’は各中間ターミナルｌ
Ｉ ５ ａおよび１１５ｂか設けられているっ夕〜ミナ
ル】１５ａは線１７９・ｋ介してスイ・・・チ１８０の
一方のターミナルと結合さ、れ、このスイッチの反対側
のターミナルは線１８１を介して接地ざ打ている。こむ
と対応して、々−ミナル１１５ｂは線！８２を介してス
イッチ１８３の一方のターミナルと結合され、このスイ
ッチの反対側のターミナルは接地されている。スイッチ
１８０．１８・１に対する制御は、線１８５ 、１８６
を介する制０１１ （、”−； ′＋の強；ｔ（１によ
って制御機能部１２２′から与えられろう ここて示した構成によりば、抵抗チェーン１０８ａ’
〜１０８ｅ’およびｌｌ［］ａ’ 〜１ｉｎｅ’か適当
な方向に付勢される時、ターミナル１３５ａおよび１３
５ｂはその関連するスイッチを介して接地されるが、ス
イッチ＋８０ 、１．８３は開路状態を維持する。抵抗
チェーン１３０ａ’ 〜１３０ｅ’および１３２ａ’
〜１３２ｅ’が付勢されるデータ取得の次のモードにお
いて逆の構成を得る。この間隔においては、スイッチ１
７２ 、１７５が開路されるが、スイッチ１８０ 、＋
８：］は閉路されて中間の接地を強制する。 次に第１１Ｃ図においては、第１Ｃ図と関連して述べた
方法による二重付勢システムの動作が示される。同図に
おいては、第１１Ａ図に示さ九た対応する構成要素と共
通のままのこれら構成要素は二重プライム記号が付され
ている。同図によれば、再び中間の電極１３５ａ” 、
＋３５ｂ’が抵抗チェーン１３０ａ″〜１３０ｅ″お
よび！、３２ａ” 〜１３２ｅ”内で結合されることが
判るであろう。ターミナル１３５ａ”は線１８７を介し
てスイッチ１８８の一方のターミナルと結合されている
が、その反対側のターミナルは線＋８９．１９０．１９
１を介して交流ソース】２０” の両側に結合された線
１９２内の抵抗Ｒ３，Ｒ４からなる分圧回路と結合され
ている。 同様に、ターミナル１３５ｂ”はスイッチ１９４に対す
る線１９３を介してスイッチ１９４のＡターミナルと結
合され、このスイッチの反対側のターミナルは線１９５
を介して線１９０と結合され、従って上記の分圧回路を
介してソース１２０”と結合される。スイッチ＋８８．
１９４に対する制御は、線１９６ 、１９７からのその
接続により制御機能部１２２“から付勢される。 同様に、中間ターミナル１１５ａ”、 ｌｌ５ｂ”は各
抵抗チェーンｌ０８ａ” 〜１０８ｅ”およびＩ １０
ａ” 〜ｌ ｌｏｅ”に対し結合される。ターミナル］
、１５ａ”は線＋９８を介してスイッチ１９９の一方の
ターミナルと結合されるが、このスイッチの反対側のタ
ーミナルは線１９０を介して線１９１および線１９２内
に含まれる分圧回路に対して結合される。同様に５．タ
ーミナル１１５ｂ”は線２００を介してスイッチ２０１
の一方のターミナルと結合され、このスイッチの反対側
ターミナルは餌と同様線１９０に対して結合されている
。スイッチ１９９ 、２０１に対する制御は、線２０２
、２０３を介して制御起部＋２２”から与えられる。 従って、並列の抵抗チェーン１．０８ａ”〜１０８ ｅ
”および１１０ａ”〜１１０ ｃ”が適当な方向に付勢
される時、スイッチ１９９ 、２０１は開路されてター
ミナル１】５ａ”、ｌｌ５ｂ”の減衰さねた比例する付
勢を生じる。この操作モードにおいては、スイッチ１８
８．１９４が開路して各ターミナル１３５ａ”、 ＋３
５ｂ”を介して接地電位を付与し、静電的に生じた漏洩
電流を放出する。次の操作モードにおいては、スイッチ
１９９ 、２０１が開路されて各ターミナル１１５ａ”
、１１５ｂ”を介して接地経路を付与し、適当な減衰さ
れた電圧入力信号は同時にスイッチ＋８８ 、＋９４か
らターミナル１３５ａ”、 ＋３５ｂ”に対して加えら
れる。 （駆動回路−第１６Ａ図） 第１Ａ図および第１１Ａ図においてそれぞわ２８．１２
０で略図的に示される抵抗チェーンに対する付勢は、第
１９Ａ図にコネクタ２０４で示されるように、制御部１
３８または１２２のマイクロプロセッサの付勢と関連す
るクロック出力から生じる。このクロック出力は第１６
Ａ図の付勢回路においてコネクタ２０４に示されるが、
このコネクタは例えば２０６で示されＩＯによる除算カ
ウンタのＢ入力に対して送られる線２０の６．１４４
ＭＨｚの矩形波を生じる。例えば、７４８ Ｃ３９０タ
イプの除算器として提供されるならば、除算器２０６の
ＱＤ比出力線２０７を介してそのＡターミナル入力に結
合されて線２０８に１２２．８８ＫＨｚの矩形波の出力
を生じる。線２０８は更に同じタイプの７４ＨＣ３９０
カウンタ２１０のＡターミナル入力に対して送られ、こ
のカウンタはそのＱＣ出力において線２１２によりタッ
プされて線２０８からそれに対する入力の５による除算
を生じる。その結果の線２１２における信号は、約１２
２．８Ｋｔｌｚの周波数を有する矩形波である。線２１
２は、利得１の閉塞増幅段即ちバッファ２１４の正の入
力ターミナルに至る。例えば、タイプＬＦ３５３の如き
演算増幅器が提供されるならば、増幅段２１４はその出
力からその負の入力まで延びるフィードバック回線２１
６で構成され、＋１５０および一１５Ｃの電源間に結合
された状態で示される。 増幅段２１４は、制御機能の論理信号とシステムのアナ
ログ部分との間のバッファを提供し、全体的に２２０で
示されるＬＣタンク回路に至る線２１８を有する。回路
２２０はコンデンサ２２２と誘導子２２４を含み、上記
の１２２にＨｚの周波数において共鳴して通信規則の要
件に従って矩形波を正弦波に変換するよう構成されてい
る。 Ｘ軸およびｙ軸の格子列の素子が交互の操作モードにお
いて交流付勢ソースによって付勢されることが想起され
よう。これらの操作モードにおいては、交流ソースによ
って付勢されない餌記格子列が、ある形態の接地面をこ
れにより確保することができるように接地電位に保持さ
れる。この接地面の付勢されない格子列における発生を
改良するためには、格子列の駆動素子と列目体との間に
直列に結合されたスイッチング素子を置くことを避ける
ことが更に望ましい。このような切換え法は、必要な正
の接地を生じるが、ある形態の分圧器を生じ、このため
出力のダイナミック・レンジを低下させる。これら従来
の切換え動作は、温度および操作の効果によるスイッチ
ング抵抗の変化と関連し得る如きドリフト・エラー要因
を更に生じる。このような変化は駆動増幅器の利得が等
しくなることに反映され、補正手順が用いられる時要ら
ざる複雑さをもたらす。このような問題を避けるため、
非常に実際的な有効な切換え法が開発されている。この
点において、タンク回路２２０からの正弦波電圧信号が
全体的に２２６によって示される電圧／電流変換段の正
のターミナルに対して生じることを留意されたい。従来
の方法で構成された変換段２２６は、タイプＬＦ３５３
として提供することができる演算増幅器２２８と、正弦
波電圧入力か加えられる抵抗２３０を含む抵抗２３１〜
２３４の関連する回路とを含む。抵抗２３０ 、２３１
は主として増幅器の利得を設定する働きがあるが、その
出力は抵抗２３２に対する抵抗２３１の比率として調整
される。更に利得は、分圧抵抗２３３．２３４の減算効
果によって調整される。正味の効果は、単位の利得と、
入力信号に比例する出力電流を生じることである。変換
段２２６の結果として生じる電流出力は線２３６に対し
て与えられ、更にこの出力は線２３８〜２４０を介して
第１１Ａ図の実施例における４つの個別のソリッドステ
ート・スイッチ８１〜Ｓ４に対して送られる。スイッチ
５ＩＮＳ４はタイプＤＧ２１１ として提供することが
でき、各入力コネクタ２４２〜２４６によって表わされ
る如き制御機能からの制御信号によって付勢される。こ
れらのコネクタはそれぞれ、ｘ （Ｘ）またはｙ （Ｙ
）軸のプラス（Ｐ）またはマイナス（Ｍ）方向を表わす
ＸＰ、ＸＭ、ＹＰ、ＹＭで表わされることに注意された
い。スイッチＳｌ〜Ｓ４の各々の出力は各線２４８〜２
５１に沿って各電圧フォロワ段２５４〜２５７の負のタ
ーミナル入力に対して送られる。各段２５４〜２５７は
それぞれ２５８〜２６１で示されるタイプＬ Ｆ ３５
３の演算増幅器として提供することができるが、その各
々はそれぞれ２６２〜２６５で示される整合されたフィ
ードバック抵抗を含むフィードバック経路を有する如く
構成される。このような整合抵抗は、単一基板素子に関
して容易に入手可能である。 図に示した構成により、あるスイッチ８１〜Ｓ４が閉路
されると、その結果生じる電圧が増幅器２５４〜２５７
の出力側に加えられ、関連する格子列の付勢に用いるた
め出力線２６６−２６９に与えられる。一方、グループ
８１〜Ｓ４のあるスイッチが開路されると、各段２５４
〜２５７に対する入力が０ポルトとなり、対応する出力
線２６６〜２６９の適当な１つにおけるその出力は接地
レベルとなる。後者の出力線は、第１１Ａ図と関連して
述べた格子列のターミナルに対して結合された状態で示
される。このため、線２６６および２６７がそれぞれ図
において細長い抵抗として示される抵抗チェーン１０８
、１．１０と関連するターミナル１１２ 、１１３と
結合される。同様に、出力線２６８．２６９は、更に抵
抗チェーン１３０ 、１３２まで延びる各ターミナル１
３４ 、１３６と結合されている。明らかなように、同
じ付勢法は抵抗チェーンを除いて第１Ａ図の構成におい
ても用いることができる。整合された抵抗２６２〜２６
５は容易に入手でき、その選択的基準は、抵抗の特定の
目標値と整合されるものとは対照的に、このグループの
抵抗が相互に整合されることである。このため、各抵抗
線条を有する格子列の素子により生じる各節点毎の電圧
増分が規則的な電圧増分て生じることを確実にする。 電源を介するシステムの入出力股間に信号の結合が生じ
ないことを保証するため、減結合回路を用いることがで
きるが、その１つが第１７図に示される。隔離は低域フ
ィルタ動作を生じるよう作用する回路のＲ−Ｃ構造によ
って生じる。この回路はまた、さもなければシステムの
ディジタル素子から生じるノイズに対抗する。これら回
路は電源のプラスおよびマイナスの出力（±１５ボルト
）を取出し、図示した論理素子に対して±１５ボルト電
源を提供する。これら電源出力は、英字Ａ、Ｂ、Ｃによ
って表わされる。 （駆動回路−第１６Ｂ図） 第１６Ｂ図においては、第１６Ａ図の駆動回路の適用が
示され、第１１Ｂ図の実施例と関連する駆動入力を生じ
る。明らかなように、この回路もまた第１Ｂ図の実施例
と共に使用することもできる。 第１６Ｂ図の駆動回路に対する初期の信号処理が第１６
Ａ図と関連して前に述べたものと同じであるため、これ
らの図において共通の構成要素は第１６Ｂ図においては
プライム記号を付して同じ番号で示される。このため、
線２３６”は線２３８°に沿りて分配される１２２．８
８Ｋｌｌｚの信号を生じることが判るであろう。分配路
線２３８゛は、８４０ 、８４１で示される線を介して
第１１Ｂ図に示される如き抵抗チェーン１０８°、１１
０“のターミナル駆動入力に対する交流駆動部を提供す
るよう作用する。線８４０は、ｒＸＰＪを付して８４２
で示されるコネクタを介してマイクロプロセッサが付勢
する制御機能部から制御されるソリッドステート・スイ
ッチＳ５の１つの入力側に送られることが判る。スイッ
チＳ５に対する反対側のターミナルは、線８４３を経て
、４つの電圧フォロワ段８４４〜８４７の１つと考えら
れる電圧フォロワ段８４４の負のターミナル入力に対し
て線８４３を介して延長する。前のように、これらの電
圧フォロワ段８４４〜８４７は、それぞれ８４８〜８５
８で示されるタイプＬＦ３５３演算増幅器として提供す
ることができ、その各々はそわぞれ８５２〜８５５で示
される整合されたフィードバック抵抗を含むフィードバ
ック経路を有するように構成されている。 反対側のＸ側を画成する入力は、ｒＸＭＪを付したコネ
クタ８５６を介して制御部から与えら九る。この入力は
、線８４１内に結合されたソリッドステート・スイッチ
Ｓ７を制御する。スイッチＳ７の反対側のターミナルは
線８５７を介して電圧フォロワ段８４５の入力側まで延
び、その出力は線８５８において前記の抵抗チェーン１
０８°、１１０° の各々の片側まで延び、対応する段
８４４の出力は線８５９を介してこ、ｔＬＣ）抵抗チェ
ーンの反対側の駆動ターミナルまで延びている。各抵抗
チェーン１０８°、１１０°の中央部のターミナル１１
５ａ、 １１５ｂは本図に再び示され、ソリッドステー
ト・スイッチＳ６の一方のターミナルまで延びる線８６
０に対して結合された状態で示されている。スイッチＳ
６の反対側のターミナルは線８６１を介して接地される
が、このスイッチは線８６２および負の真の入力ＯＲゲ
ート８３８から制御される。ゲート８３８に対する入力
は、それぞれ信号ＸＰ、ＸＭを保有するラベルを付した
線８３９ 、８３７に示される。このため、こわらの信
号が用に存在しない場合は、スイッチＳ６は閉路されて
中間点のターミナルを接地電位即ち０ホルトの状態に保
持する。 同様に、ｙ軸を規定する抵抗チェーン１３０゛、１３２
°に対する付勢制御は、マイクロプロセッサの入力によ
りそれぞれラベル「ＹＰ」、ｒＹＭＪを付したコネクタ
８６３ 、８６４に対して与えられる。 コネクタ８６３は、線８６５から線２３８′と結合され
るソリッドステート・スイッチＳ８に対する制御を与え
、その反対側のターミナルは線８６６を介して負の入力
ターミナルの電圧フォロワ段８４６に対して送られる。 同様に、コネクタ８６４はソリッドステート・スイッチ
ＳＩＯを制御し、その１つのターミナルは線２３８゛と
関連させられ、その反対側のターミナルは線８６７を介
して電圧フォロワ段８４７の負の入力端に達する。段８
４６ 、８４７の出力は、それぞれ抵抗チェーン１３０
゛、１３２゛の反対側に置かれた付勢ターミナルに至る
線８６８ 、８６９において示される。前と同様に、中
間点のターミナル１３５ａ、１３５ｂは再び本図におい
てソリッドステート・スイッチＳ９の１つのターミナル
に対し線８７０によって結合された状態で示され、この
スイッチの反対側のターミナルは線８７１を介して接地
されている。スイッチＳ９は、入力線８７４．８７５を
有する負の真の論理ゲート８７３の出力線８７２から制
御される。これらの線は、各制御入力信号ＹＰ、ＹＭを
保有し、両方が存在しない場合にのみスイッチＳ９の閉
路を行なう。 （駆動回路−第１６ｃ図） 第１１Ｃ図に示した実施例と共に使用される駆動回路構
造は第１６Ｃ図に示される。前と同じように、この回路
は第１Ｃ図の実施例と共に使用することができる。初期
の信号処理要素は再び第１６Ａ図と関連して述べたもの
と同じであり、このため二重プライム記号で同じ番号が
付される。従って、初期の交流信号の発生回路は、ソリ
ッドステート・スイッチＳｌｌの１つのターミナルに対
して線８７６に沿って送られる１２２．８ ＫＨｚの周
波数で線２３８”において交流付勢信号を生じる。スイ
ッチＳｌｌの反対側のターミナルは、線８７７を介して
電圧フォロワ段８７８の負の入力に向けられる。段８７
８は、６つのこのような一連の段８７８〜８８３の１つ
と考えることができる。前と同様に、これらの段はそれ
ぞれ８８４〜８８９で示されるタイプＬ Ｆ ３５３演
算増幅器として設けることができ、その各々がそれぞれ
８９０〜８９５で示される整合されたフィードバック抵
抗を含むフィードバック経路を有するように構成される
。 スイッチＳｌｌは、ｘＰ信号を保有するコネクタ８９６
を介してマイクロプロセッサに基〈制御部から制御され
る。このため、スイッチＳｌｌを閉路すると同時に、抵
抗チェーン１０８”および１１０”の１つの端部ターミ
ナルに対する出力線８９７において完全な値の交流駆動
出力か与えられる。これら抵抗チェーンの反対側端部は
、分配線２３８” からスイッチＳ１３の１つのターミ
ナルまで延びる線８９８から選択的に付勢される。スイ
ッチＳ１３の反対側のターミナルは、線８９９によって
フォロワ段８８０と結合され、抵抗チェーン１０）３“
、１１０”を付勢するため線９００に出力を生じる。こ
の出力は、Ｘマイナス即ちｒＸＭＪ信号を保有するコネ
クタ９０１を介して制御システムから制御される。 中間点の比例的な並列駆動ならびに重要な接地を行なう
ため、本例においては、線９０１内の抵抗Ｒ５およびＲ
６が付勢線８９７ 、９００の両側に結合された状態で
示される。これら抵抗間の中間点は、ソリッドステート
・スイッチＳ１２の１つのターミナルまで延びる線９０
２において取出される。スイッチＳ１２の反対側のター
ミナルは線９０３によってフォロワ段８７９の負の入力
側に結合され、線９０４における抵抗Ｒ５、Ｒ６による
分圧から生じる要件となる比例した出力を生じる。線９
０４は餌述の中間点ターミナル１１５ａ“、 １１５ｂ
“に対して結合され、中間の付勢を行なう。スイッチＳ
１２は、線９０６における出力を有するＯＲ機能部９０
５によってマイクロプロセッサで付勢される制御装置か
ら制御される。このため、スイッチＳ１２は、それぞれ
信号ｘＰおよびＸＭを保有する線９０７または線９０８
のいずれか一方における真の論理値入力の存在下で閉路
される。このスイッチはｙ軸の評価の間開路されて、シ
ステムのこわらの操作モードにおいて要件である接地電
位を与える。 ｙ軸における発生については、ソリッドステート・スイ
ッチ５１４の１つのターミナルか線９０９から分配線２
３８“に対して結合されるが、線９１０におけるその反
対側のターミナルは電圧フォロワ段８８１の負の入力端
に至り、抵抗チェーン１３０”、１３２“の完全付勢の
ための端部ターミナルに至る線９１１において出力を生
じる。スイッチＳ１４は、信号「ＹＰ」を保有すること
が示されるコネクタ９１２を介して制御システムから制
御される。この抵抗チェーンの反対側端部は、ソリッド
ステート・スイッチＳ］６の１つのターミナルに対して
結合される線２３８”から付勢される。このスイッチの
反対側のターミナルは線９１３を介してフォロワ段８８
３の負の入力ターミナルに結合され、抵抗チェーン１３
０“、１３２”の反対側の端部ターミナルに至る線９１
４において完全付勢出力を生じる。スイッチＳ１８は、
コネクタ９１５に加えられる指令信号ｒＹＭＪによって
制御システムにより制御される。 この抵抗チェーンに対する中間点の付勢および接地の構
成は、付勢線９１１ 、９１４間の線９［６内で結合さ
れる抵抗Ｒ７、Ｒ８からなる分圧回路により与えられる
。抵抗Ｒ７，Ｒ８の中間点はソリッドステート・スイッ
チＳ１５の一端部に結合される線９１７によって取出さ
れ、その反対側のターミナルは線９１．８において電圧
フォロワ段８８２の負の入力端に向けられる。この段８
８２の出力は、各抵抗チェーン１３０”、１３２”の上
記の中間点ターミナル１３５ａ”、 １３５ｂ”に対し
結合される線９１９において与えられる。スイッチ５１
５は、ＯＲ機能ゲート９２１から延びる線９２０から制
御され、このゲートは更に各信号ＹＰ、ＹＭを保有する
入力線９２２．９２３からの反応および制御部に対して
結合される。このため、前のように、スイッチＳ１５は
抵抗チェーン１３０”、１３２”が付勢中閉路され、こ
わらチェーンか付勢されない時線９１９において接地電
位を生じるため開路される。 （信号処理回路） 第１８図においては、上記のスタイラスまたはピックア
ップ、例えば第５図の１４４か再び示さ九るが、同じ番
号で点線の境界内に示される。スタイラス１４４、また
は例えばカーソル等は円２８０として同図に示されるピ
ックアップ要素を含む。この円の出力は、電界効果トラ
ンジスタ（ＦＥＴ）２８２として提供されるソース・フ
ォロワのゲート入力に対して送られる。Ｆ Ｅ Ｔ ２
８２は抵抗２８４．２８５と関連して構成さね、ケーブ
ル１４６における環境の影響を実質的に受けない信号出
力を生じるようにピックアップ２８０の電圧出力を電流
に変換する。第１１Ａ図に関して述べたように、ケーブ
ル１４６は入力回路に結合され、これが第５図の１４８
および第１図の４４において既に全体的に述べたように
、予備的な増幅を行なう。スタイラスまたは位置決め具
からの電流は線２８日を介して２８８で示される電流／
電圧変換段に対して加えられる。段２８８は更に増幅機
能を提供し、演算増幅器２９０を含むように構成され、
それに対する負の入力は線２８６と結合され、またその
正の入力は＋１５Ａと接地電位との間に結合されて約１
０Ｖのバイアスを与えてＦ Ｅ Ｔ ２８２を「オン」
の状態に維持するよう作用する抵抗２Ｑ４ 、２９５か
らなるバイアス回路２９２に対して結合されている。抵
抗２９６を含むフィードバック経路は演算増幅器２９０
の周囲に延びて、例えば約１０００の変換係数を生じ、
線２９８におけるその出力は直流成分と組合せた交流電
圧として存在する。 この時、線２９８における交流信号は１５２で示され交
流／直流変換回路の入力側に与えられる。回路１５２は
同調された変成器を使用する。変成器３００は、コンデ
ンサ３０４を介して交流信号が結合される一次側巻線３
０２を有するように構成される。変成器３００の二次側
は、接地された中間タップから延び、線３１０ 、３１
２に相補正弦波信号を生じる同じ巻線３０６ 、３０８
を含んでいる。これら信号の相補状の正になる半サイク
ルは本システムにより総合されで直流レベルを生じる。 変成器の作用は、更にフィルタ機能を生じる。この半サ
イクルの配向手順を生じるため必要な位相が同期したス
イッチング動作を生じるために、第３の二次巻線３１４
が変成器３００に設けられ、その出力は位相遅延用のＲ
−Ｃ調整回路および線３１８を経て補償矩形波段３２２
の演算増幅要素３２０の負の入力ターミナルに延びる。 増幅器３２０は、例えば、線３１０．３］２における出
力と位相が同期される矩形波出力を生じるように抵抗３
２４〜３２６と関連して構成されるタイプＬ Ｍ ３１
１として提供することができる。線３２８において結果
として生じる出力は、インバータとして作用しかつスイ
ッチＳ１４、Ｓ１８に対するその各出力線３３４．３３
６に沿って付勢信号を与える２つの排他的ＯＲゲート３
３０．３３２の入力端に同時に加えられる。スイッチＳ
１８は、線３４０における受動加算節点３３８に対して
線３１０における正弦波信号を変換するよう付勢される
。同様に、スイッチＳ１４は、線３１２からの相補正弦
波信号を線３４２を介して節点３３８に対して送る。閉
鎖抵抗３４４が線３１２と３１０の間に結合された状態
で示される。節点２３８に結果として生じる信号は、リ
ップル特性を有しかつさもなければ段２８８から線２９
８に生じる直流オフセットからのフィルタ動作を表わす
正になる連続する半サイクルのシーケンスである。非常
に僅かなリップルを呈する結果として生じた直流信号が
線３４０に沿って抵抗３４６を介してコンデンサ３５０
、３５１ならびに抵抗３５２を含む全体的に３４８で
示される２極フイルタに対して送られる。 システムの動作中周期的に、線３４０におけるフィルタ
３４８に対する入力が線３５４およびスイッチＳ１９を
介して接地される。スイッチＳ１９は結線３５６によっ
て示されるようにマイクロプロセッサで付勢される制御
部によって付勢される。このように接地されることによ
り、どの直流オフセットも線３４０を接地即ちゼロ入力
状態に置くことにより測定することができる。次いで、
この測定されたオフセットは加算もしくは減算されて関
与した所要の極性に従ってディジタル値を生じる。 フィルタ段３４８からは、直流レベル信号がタイプＬ
Ｆ ３５３として提供される増幅段３５８で増幅され、
その利得は抵抗３６１ 、３６２によって調整され、そ
の出力は線３６４に与えられる。線３６４は抵抗３６６
を介して、３７０で全体的に示されるコンパレータ段に
対する進入点として提供される加算節点３６８まで延長
するように示されている。段３７０は、線３６４から加
えられる信号のアナログ／ディジタル変換の累進的なサ
ンプリング形態を支持する目的のため用いられる。実際
的なコストにおいて大きなワードサイズ変換を達成する
ため、１６ビツトの入力ディジタル／アナワク・コンバ
ータ３７２が用いられる相補構成が生成される。コンバ
ータ３７２は、コネクタ３７４を介してマイクロプロセ
ッサで付勢される制御機能部からの一連の１６ビツトの
ディジタル入力によって逐次付勢される。例えば、タイ
プＤ Ａ Ｃ１６００Ｋ Ｐ −Ｖが提供されるならば
、コンバータ（ＤＡＣ）３７２の出力は、線３６４から
加算節点３６８における信号で加算される３６６に対し
等しい大きさの抵抗３７８を経て延びる線３７６におい
て与えられる。次いで、線３６４ 、３７８からの信号
が、演算増幅器３８２および抵抗３８６を含むフィード
バック線３８４からなる前置コンパレータ段の負の入力
ターミナルに対して与えられる。線３６４ 、３７６に
おける信号の差の高い利得の増幅を前提として、段３８
０の出力は線３８８に沿って演算増幅器３９０の負の入
力ターミナルに対して送られるが、この増幅器は例えば
タイプＬＭ３］１ として提供することもできる。増幅
器３９０に対する正の入力は、低いヒステリシス特性を
提供するよう作用する抵抗３９］ 、３９２と結合され
、その出力は線３９４に与えられる。素子のオーブン・
コレクタ構造の故に、線３９４と関連してブルアツブ抵
抗３９６が提供される。コバレータ段３７０の出力は、
コネクタの表示３９８により示される如き装置の制御装
置のマイクロプロセッサ機能によって監視される。第２
１Ａ図乃至第２１Ｃ図に関して更に詳細に明らかになる
ように、マイクロプロセッサ制御はコンバータ３７２に
対し数値入力を与え、この入力が連続的な近似操作によ
って線３６４における信号と比較される。ある予め定め
た数のサイクル（本例では１６）の後、コンバータ３７
２に対する入力の値が座標の読みのディジタル値として
取上げられる。 全体的な作用においては、コンバータ３７２に対する入
力は、最初に生じた電圧の値が半分のスケールよりも大
きいかあるいは小さい条件についての探索を行なう。も
し入力が半スケールよりも大きいものとすれば、この仮
定が調べられ、またもし偽であれば１、次のビットが調
べられる。実際に、僅かに１６回の試みで１６ビツトの
アナログ／ディジタル変換を行なうことができる。 （制御回路） 第１Ａ図乃至′ｆＪＩＣ図および第１ＩＡ図乃至第１Ｉ
Ｃ図におけるブロック３８および１２２（プライム記号
その他を付す）にそれぞれ示したように、本装置におけ
る制御は、例えば米国カリフォルニア州セント・クララ
のＩｎｔｅ１社が販売するタイプ８０５１マイクロプロ
セツサを使用するマイクロプロセッサ駆動による。この
制御回路は、各々にラベルを付した連続するブラケット
に従って相互に配置されるへき第１９Ａ図乃至第１９Ｄ
図に関して示されている。第１９Ａ図においては、１２
ＭＨｚの水晶発振クロック４０４と関連して作動するマ
イクロプロセッサの構成要素が４０２で示されている。 この特定のマイクロプロセッサの内部のカウンタ構造は
９６００ボーの速度性能の実施における限度があるため
、そのＴＩターミナルに入力を有する二次水晶付勢クロ
ック４０６が設けられている。クロック４０６は６．１
４４ＭＨｚの矩形波パルス出力を生じ、更にこれが第１
１図のコネクタ２００に関して述べた駆動用電子要素に
対する入力として使用される。前記コネクタは第１９Ａ
図にも再び示される。マイクロプロセッサ４０２に対す
るプログラム制御入力は、多重リード・バス４１０を介
して読出し専用メモリーＲＯＭ４０８ （第１９Ｂ図
）からこれに対する入力へ８〜ＡＩ５において与えられ
る。更に、ＲＯＭ４０８のＡＯ〜Ａ７ターミナル出力が
タイプＨＣ３７３ラッチ４１４（第１９Ａ図）まで延び
る多重バス４１２を介して得られる。ラッチ４１４は更
に、バス４１６を介してマイクロプロセッサ４０２のＰ
Ｏ３０〜ＰＯ０７ターミナルに対して結合される。この
ボートはまたアドレス出力制御も行なう。バス４１２上
のラッチ４１４の出力はまたバス４］８を経て、タイプ
４８０２でよいランダム・アクセス・メモリー（ＲＡＭ
）４２０ （第１９Ｂ図）まで延びている。アドレス
場所へ８〜ＡＩＯにおいては、バス４１．０．４２２を
介してＲＡ Ｍ ４２０に至る接続が提供され、またチ
ップ選択（ＣＳ）機能がハス４１０から提供され、リー
ドＡ１４およびＡ１５から生じる信号はゲート４２４
、４２５によって強化される。ＲＡＭ４２０に対する読
出ｌノ指令はそれぞれ信号強化ゲート４２８ 、４２９
を介してマイクロプロセッサ４０２のＰＳＥＮおよびＲ
Ｄターミナルから延びるリード４２６ 、４２７を介し
てそのＲＤターミナルにおいて与えられる。マイクロプ
ロセッサ４０２からＲＡＭ４２０に対する書込み指令は
、前記のＷＲターミナルから生成ざ九、ＲＡ Ｍ ４２
０の対応するターミナルに対してリード４３２に沿って
送られる。ＲＡＭ４２０の出力ボート０６−０７は、読
出し専用メモリー４０８の対応する出力ポートと共にバ
ス４３６を介してＲＡ Ｍ ４２０まで延びる多重リー
ド・バス４３４と結合され、マイクロプロセッサ４０２
のＰＯ００〜ＰＯ１７ボートはバス４３６を介して結合
される。Ｒ，０Ｍ４０８は、ボートＰ２．６ 、Ｐ２．
７およびバス４１０から信号強化ゲート群４３８〜４４
０を経てそのチップ選択（ＣＳ）入力ターミナルを介し
て付勢される。更に、ＲＯＭ ４０８の出力付勢（ＯＥ
）ターミナルは、リード４２６を介してマイクロプロセ
ッサ４０２のＰＳＥＮターミナルから付勢される。 アナログ／ディジタル・コンバータの相補的な目的のた
め使用される第２図と関連して記述したディジタル／ア
ナログ・コンバータ３７２に対する１６ビツトのサンプ
リング入力ワードは、第１９Ｂ図に示される如き並列ラ
ッチ４４４ 、４４５に対する多重リート・バス４３６
に沿って強制される如きマイクロプロセッサ４０２のボ
ートＰＯ００〜Ｐ Ｏ，７からの一連の出力により得ら
れる。例えばタイプＨＣ３７４とすれば、各リード配列
４４６ 、４４７におけるこれらラッチの出力が信号Ｄ
ＡＣＯ〜Ｄ Ａ Ｃ１５を生じ、これが第１２図におけ
るコネクタ３７４により示されるようにＤ Ａ Ｃ３７
２に対して加えられる。 ラッチ４４４ 、４４５の付勢状態はデコーダ４５０（
第１９Ｄ ＴＡ ）から生じるが、このデコーダは類似
のデコーダ要素４５１と共に１対８の復号機能を行なう
。デコーダ４５０に対するアドレス入力は、マイクロプ
ロセッサ４０２からバス延長部４５２．４５３で示され
る如きターミナルＰ２．０〜Ｐ２．７から延びるバス４
１０を介して与えられる。デコーダ１５０のＥターミナ
ルもまた、線４３２ 、４５４を介してマイクロプロセ
ッサ４０２の書込み（ＷＲ）ターミナルから選択的に付
勢される。同様に、バス４５２からの５木のリードがデ
コーダ４５１まで延び、一方そのＥターミナルはリード
４２７ 、４５６を介してマイクロプロセッサ４０２の
読出しくＲＤ）ターミナルから選択的に付勢される。ラ
ッチ４４４は、インバータ４６０を含む線４５８を介し
てデコーダ４５０から選択的に付勢される。同様に、ラ
ッチ４４５は線４６２およびインバータ４６４を介して
デコーダ４５０から付勢される。 第１＋図に関して述べたように、本装置の制御の特質は
、Ｘおよびｙ軸信号、接地信号および付勢信号の付加に
より、スイッチ５ｌ−５４の重複モードおよび逐次動作
を提供する。マイクロプロセッサ４０２は、この機能を
その出力ターミナルＰ １．０〜Ｐ １．７から就中リ
ード４６７〜４７０まで延びるバス４６６および各コネ
クタ２４３ 、２４２．２４４．２４５ （第１９Ｄ
図）を介して行なう。これらコネクタは、それぞれＸＭ
、ＸＰ、ＹＰ、ＹＭで表わされる信号を保有する。これ
らの信号ＸＰ、ＸＭ、ＹＰ、ＹＭはまた、第１６Ｂ図の
各コネクタ群８４２ 、８５６．８６３．８６４ならび
に線群８３９．８３７．８７４ 、８７５に関する代替
的な付勢回路の実施例を制御するため用いられる。更に
、これら信号は、第１６Ｃ図における各コネクタ８９６
．９０１．９１２ 、９１５ならびに線群９０７ 、９
０８．９２２．９２１に対して加えられる。マイクロプ
ロセッサ４０２はまた、各リート４７５ 、４７６に出
力を与えるため各バッファ４７３ 、４７４を介して延
びる各リード４７］ 、４７２を介してハス４６６から
送出できる状態の信号およびデータ・ターミナルの準備
完了信号を与える。バッファ／インバータ４７８を介し
てバス４６６から延びるリード４７７は、ペース抵抗４
８１を介してＮＰＮトランジスタ４８０のベース／エミ
ッタ接合点を順方向にバイアスするよう働く。 この状態にオンされると、トランジスタ４８０は発光ダ
イオード（ＬＥＤ）４８２の片側から接地し、これに対
する反対側の入力は抵抗４８３を介して＋５ボルトに結
合されている。Ｌ Ｅ Ｄ ４８２は、本装置かマイク
ロプロセッサ４０２により適当に実施された実行、内部
診断等において適正な状態にあることを示すため用いる
ことができる。ハス４６６はまた、リード４８４を介し
てホスト・コンピュータおよびバッファ４８６の出力か
らの送出終了信号を受取るよう作用する。最後に、リー
ド４６７〜４７０は、ＡＮＤゲート４８８と関連してマ
イクロプロセッサ４０２により論理的に組合せて、第２
０１Ａに関して述べたように、コネクタ３５６を介して
スイッチＳ７に対して加えられるソード４９０のオフセ
ット信号を与えることができる。 ホスト・コンピュータとの逐次の相互通信は、送信出力
を生じるためマイクロプロセッサ４０２のターミナルＴ
Ｘ、ＲＸからり一ド４９３およびバッファ４９４を介し
て延び、かつ送信を受取るためリード４９５およびバッ
フアイ９６を介して延びる２木のリード・バス４９２を
介して行なわれる。このため、マイクロプロセッサ４０
２はＵＡＲＴ機能を内部に有する。 動作状態信号は位置決め具即ちスタイラス１４４からそ
のスイッチで与えることかでき、このスイッチの出力は
プルアップ回路４９８（第１．９Ｃ図）において現われ
る。例えば、回路４９８は、マイクロプロセッサに指令
してスタイラスに対する特定の位置の読取りを行なわせ
る入力ならびに多くの任意の指令を受取ることができる
。こわらの指令は、４入力のＮＡＮＤゲート５０４に対
するバス５０２に延長して割込み信号をリード５０５を
介してマイクロプロセッサ４０２の割込み（ＩＮＴＩ）
ターミナルに対して強制するバス５００で分類される。 バス５００はまた、３状態のバッファ５０６に対する個
別の入力を与えるよう延長する。例えば、タイプ７４Ｈ
Ｃ２４４の３状態素子の場合、バッファ５０６は３木の
リード・バス５１０から延びるり・−ド５０８からのロ
ーの真の読出し可能化信号によって付勢される。バス５
１０は更にデコーダ４５１から延び、このデコーダは更
にマイクロプロセッサ４０２からバス４１０ 、５４２
を介して制御される。スタイラスまたはトレーサ・スイ
・・ｌチから生じるバッファされた出力は、マイクロプ
ロセッサ４０２によるアクセスのためランダム・アクセ
ス・メモリー４２０に対しバス４３４上を送られる。 マイクロプロセッサ４０２の別の割込みターミナル（Ｉ
ＮＴＯ）は、線５１２に沿って出力を与えて、アナログ
／ディジタル変換機能に関して第１２図に関して記述す
る如く比較回路３７０のリード３９４において比較値を
読出すことができる。更に、マイクロプロセッサのター
ミナルＴｏは、リード５１６、バッファ５１８およびＮ
ＰＮ駆動トランジスタ５２０を介して別の発光ダイオー
ド５１４（第１９Ｂ図）を付勢するため使用することが
できる。トランジスタ５２０のエミッタは接地されるが
、そのベース／エミッタ接合点はバイアス抵抗５２１を
介して順方向にバイアスすることかてさ、＋５ボルトか
ら抵抗５２２を介してその付勢を可能にする。Ｌ Ｅ
Ｄ ５１４は、例えば、１４４の如きスタイラス内部に
配置してオペレータに対して存効な座標の対が読取られ
かつホスト・コンピュータにより受入れられることを表
示する。第３の発光ダイオード５２４は、タブレット面
の一部に対してプログラムされたメニュー通択用ソフト
・キー構成が活動状態にあることを表示するため本装置
上に設けることができる６ＬＥＤ５２４はＮＰＮＩ−ラ
ンシスタ５２６のベース／エミッタ接合点を順方向にバ
イアスすることにより付勢され、このトランジスタのエ
ミッタは接地され、そのコレクタはＬ Ｅ Ｄ ５２４
を介して＋５ボルトに対し抵抗５１７を経て結合されて
いる。トランジスタ５２７は、フリップフロップ５３０
からベース抵抗５２８を介して付勢されるバイアスによ
りオンとなる。このフリップフロップのある条件への付
勢は、そのセット・ターミナルからデコーダ４５０のＹ
５ターミナルまで延びる線５３２から行なわれる。Ｌ
Ｅ Ｄ ５２４は、デコーダ４５０まで延びる線５３４
を介してフリップフロップ５３０の対応するターミナル
に対し加えられるリセット信号によってオフになる。上
記の如く、デコーダ４５０はマイクロプロセッサ４０２
からバス４１０ 、４５２を介して制御される。 本発明の装置の制御の特徴は、更に、多くの操作パラメ
ータがオペレータによって選択することができる一部の
ディップ・スイッチを含んでいる。これらのスイッチは
、スイッチ列８０２ 、６０４として第１９Ｃ図に示さ
れている。列６０２ 、６０／ｌにおけるスイッチの各
出力は、各プルアップ抵抗列６０６ 、６０８の個々の
プルアップ抵抗と結合され、列６０２の最上部のスイッ
チの出力は線６１０を介して３状態バツフア５０６に対
し・て結合され、列６０４の対応する最上部のスイッチ
は線６１１を介して同じバッファと結合されることか示
される。スイッチ列６０２の残りの出力は、３状態バツ
フア６１２に対して送られるが、これと対応して、列６
０４がらの残るスイッチの出力は３状態バツフア６１４
に対して送られる。例えば、タイプ７４ＨＣ２４４の場
合には、バッファ６１２．６１４はそれぞれ、前に述べ
た３本のリード・バス５１０およびデコーダ４５１から
延びる線６１５ 、６１６から付勢される。スイッチ列
６０２内の個々のスイッチは、種々の操作特性、例えば
秒毎の座標対の信号の伝達速度のオペレータの選択を提
供する。このため、座標対の信号は毎秒１対、毎秒５対
、毎秒４０対１１、等の速度で送出することかできる。 オペレータはまたモード・スイッチをセットして、列４
９８を介して信号を生じるためオペレータがスタイラス
１４４等のスイッチの選択されたボタンを押す時、例え
ば座標対の情報即ち信号が送出されるモード「点」を選
択することができる。更に、スタイラス１４４における
スイッチ等の押し下げにも拘らず、座標対の信号が連続
的に送出される「ストリーム」モードを選択することも
できる。スタイラス１４４におけるボタン即ちスイッチ
が押される時座標対の情報か座標信号の流れとして送出
される「スイッチ・ストリーム」モードを選択すること
もでき、スイッチか離されるとこのような送出は停止さ
れ、座標対か送出されない「遊休」モードも選択するこ
とかできる。スイッチはまた、英国単位またはメートル
法の較正を選択するようにセットすることもてきる。更
に、このスイッチは、オペレータか送信に対する接尾辞
として改行または改行−行送り文字を置くことを選択す
ることを可能にするが、Ｂ Ｔ Ｎ／ＢＣＤスイッチの
選択は２進数またはＡＳＣＩＩフォーマットへの変換の
如きデータの提供を行なう。 スイッチ列６０４は、例えば４つのスイッチの操作によ
るボー速度の選択的ため用いることもできる。オペレー
タはまた、「データ・ストローブ」スイッチの操作によ
ってストローブ入力の先または後のエツジにおける並列
データを提供するよう選択することもできる。オペレー
タは更に、状態の妥当性検査を行なうように選択するこ
ともできる。パリティ検査もまた適当なスイッチの操作
によって選択することができるが、別のスイッチはパリ
ティの有無についてのオペレータの選択を可能にする。 スイッチはまた、汎用性を拡張するためタブレットの種
々の体裁の出力フォーマットをエミュレートするため調
整することもできる。最後に、このスイッチは約０．０
７６またはＯ，］、２７ ｒｎｍ（３または５ミル）の
円の解像度の選択的ため用いることもできる。 （汎用プログラム） 第２０Ａ図乃至第２０Ｄ図においては、マイクロプロセ
ッサ４０２によって提供される全制御プログラムか略図
的に示されている。第２０Ａ図の最上部に示されるよう
に、プログラムは開始手順と同時に開始する。この手順
は、一般にパワーアップによって開始される。開始に続
いて、ブロック６３０で示ざ肌るように、システム内の
全ての割込みは、割込みの手順が制御システムの初期化
の間行なうごとかてきないように禁止される。次いでプ
ログラムは進行してブロック６３２に示すようにスタッ
ク・ポインタおよびメモリー変数を初期化する。 この作業に続いて、ブロック６３４に子すように、列６
０２．６ｆ１４のスイッチ（第１９ｃ図）が読込まれて
システムの実行のためのオペレータが選択したパラメー
タを提供する。ある用途においては、システムはホスト
・コンピュータがオペレータのスイッチの選択を無効に
するように構成ができる。 しかし、スイッチの選択に基いて、ブロック６３４に示
すように、システムは次にブロック６３６に示される如
くモード・レジスタをセットする。本文において「点」
、「ストリーム」、「スイッチストリーム」および「遊
休」として述べたシステムの４つの可能な作動モードか
ある。モード・レジスタのセットに続いて、ブロック６
３８に示されるように、解像度フラッグがオペレータに
より選択された解像度に対してセットされ、ブロック６
４０に示すように、英国単位またはメートル単位フラッ
グがオペレータの選択に基いてセットされる。次いで、
ブロクラムはブロック６４２の指令まで進み、ここでオ
ペレータにより選択される特定のエミュレーション・モ
ード出力フォーマット等に対するフラッグがセットされ
る。上記に続いて、プログラムはブロック６４４の命令
へ進み、ここでマイクロプロセッサ４０２に対して内部
のＵＡＲＴのボート（ボートＴＸおよびＲＸ）か初期化
される。 −Ｆ記の如く、制御回路のアナログ成分により生じ得る
ドリフト特性の故に、第１８図のスイッチＳ１９に関連
して述べたように、正のオフセットが測定され、次いで
このオフセットが受取った座標値を補正する際に使用す
るためディジタル化される。このオフセットの測定はブ
ロック６４６に示されている。 第２０Ｂ図においては、上記の如き初期化手順の完了に
続いて、システムは座標値の測定を開始する準備がなさ
れる。従って、ブロック６４Ｂに示すように、割込みか
許容され、アナログ・スイッチＳ１〜Ｓ４ （第１６
図Ａ）がＸＰＬＵＳ （ＸＰ）形態についてセットされ
る。このため、スイッチＳ１は閉路されることになる。 このスイッチ・ロジックの提供により、命令ブロック６
５２に示されるように、サブルーチンＡＤＲＥＡＤが呼
出され、その結果行なわれたＸＰＬＵＳ測定と対応する
計数評価が行なわれる。次いで、プログラムはブロック
６５４の命令へ進み、ここでディジタル・フォーマット
におけるＸ Ｐ Ｌ ｔＪ Ｓが格納される。 ブロック６５６に示されるように、この時システムはマ
イナス方向の制御（ＸＭ）に変換し、ここでスイッチＳ
２が閉路される結果Ｘ軸の反対方向の評価を行なうこと
ができる。ブロック６５８において述べたように、サブ
ルーチンＡＤＲＥＡＤが呼出され、ＸＭＩＮＵＳに対す
る計数評価が生じ、ブロック５６０に示すように、この
値が格納され、このような全ての格納は従来の方法にお
いてＲＡＭで行なわれる。節点Ｂに示されるように、プ
ログラムは第２０Ｃ図の対応する節点の識別へ進む。同
図においては、ブロクラムはｙ軸方向に沿って対応する
組の座標測定を実施するためシフトすることが判る。節
点Ｂがブロック６６Ｇにおける命令に関してプログラム
を続行し、このブロックではアナログスイッチＳ１〜Ｓ
４がある形態に対してセットされ、これにおいてｙ軸の
プラス側に対して交流付勢ソースか与えられ、他の全て
のスイッチング入力において接地電位か与えられる。こ
のため、更に第１１ｉＡ図においては、スイッチＳ３が
閉路され、スイッチＳｌ 、Ｓ２．Ｓ４は開路されるこ
とになる。スイッチのセットと同時に、ブロック６６２
に示されるように、サブルーチンＡＤＲＥＡＤか呼出さ
れて受取った信号をディジタル形態に変換する。この変
換に続いて、ブロック６６４に示されるように、ＹＰＬ
ＵＳのディジタル化された結果が格納され、次いでスイ
ッチ・システムが、ブロック６６５で示すように負方向
のｙ座標スイッチに対し交流ソースを加えるようにセッ
トされる。このため、スイッチＳ４は開路され、スイッ
チＳ１〜Ｓ３は開路される。 読みの収集に続いて、バッファ６６８に示されるように
、サブルーチンＡＤＲＥＡＤが呼出されて結果の値をデ
ィジタル化し、ブロック６７０に示すように、結果はＹ
ＭｒＮＵＳの読みとして格納される。次に、プログラム
は節点Ｃに示されるように続行する。 第２０Ｄ図においては、節点Ｃが再びブロック６７２の
先方に示され、このブロックにおける命令は次の読みを
行なうようシステムを準備させるよう作用する。このた
め、アナログ・スイッチ５ＩＮＳ４はＸＰＬＵＳ構成の
読みを行なうようにセットされる。 次に、プログラムはブロック６７４の命令へ進み、ここ
で差／和の手順を用いて正規化されたＸの値ＸＮＯＲＭ
が得られる。この値は、位置に応答する面の自然座標か
らの偏差のため正規化され値は負の値から正の値まての
範囲に反ふ。従って、位置に応答する面、特にそれが第
３図における６６および７２に述べた抵抗線条即ち帯と
関連するため、この正規化された値ＸＮＯＲＭを正の整
数に関する座標系の値へ、即ちＯの値からある他の正の
値へ変換することか望ましい。その結果、位置に応答す
るシートに対する最小値または０の値が予め読取られて
補正用としてＲＡＭに格納される。この値はＸＭＴＮと
して表わされる。同様に、対応する測定かｙ座標方向に
関して行なわれ、値ＹＭＩＮを生してメモリーに格納さ
れる。 ブロック６７６に示されるように、この時プロクラムは
ＸＮＯＲＭに対する値から値ＸＭＩＮを控除し、これを
Ｘ＄ＥＸＰＡＮＤで表わされる拡張因数で乗算する。後
の項は単に、ディジタル処理に適する大きな数、例えば
６４，０００を提供する拡張因数に過ぎない。 プログラムは次に、結果の値をＸについて調べず−て・
〕＋１どミ＋Ｉｆ戸１．Ｘ東１１仏）フデノｒ１亡ンン
、＼！レプシｎプシ：刃する。このような偽の値は、例
えばトレーサまたはスタイラスか位置に応答する面の活
動領域から外に置かれた場合に生じることかある。従っ
て、ブロック６７８に示されるように、Ｘの値が既知の
Ｘの最小値よりも大きいかどうかについて判定が行なわ
れる。これよりも大きい場合には、ブロック６８０およ
びコネクタＤにより示されるように、ブロクラムが再び
始動して第２０Ｂ図における対応するコネクタの表示に
戻り、ここでアナログ／ディジタル変換の読みを行なう
指令がブロック６５２に示されるように行なわれる。同
図における節点りは線６８２を介してプログラムに至る
ことに注目されたい。 Ｘの値が最大値の評価に照して受入れることができる場
合には、ブロクラムはブロック６８４において行なわわ
る比較に進み、ここでＸの値が最小値またはＯの評価と
比較される。Ｘ値がこのような評価より低い場合には、
線６８６および６８０により示されるように、プログラ
ムは上記の如く線６８２へ戻る。Ｘの値が０に関して適
正である場合、線６８８により示されるように、対応す
る操作がＹの値に関して行なわれる。このため、ブロッ
ク６９０に示されるように、正規化されたＹの値である
ＹＮＯＲＭか差／和の比として得られ、こわと同時に、
ブロック６９２に示されるように、Ｙに対する補正され
拡張された値が生じ、この値はブロック６９４における
命令に従ってテストされてこれがＹＭＡＸの値を超える
かどうかを判定する。 そうである場合には、線６９６およびコネクタＤにより
示されるように、プログラムは第２０Ｂ図の線６８２へ
戻る。Ｙの値がＹＭＡＸに照して適正である場合には、
ブロック６９８に示されるように、Ｙの値が０に関して
テストされる。これが０よりも小さければ、線７００お
よび６９６により示されるように、ブロクラムは上記の
如く線６８２へ戻る。Ｙの値がスタイラスの位置等に関
して適正である場合には、ブロック７０２で示されるよ
うに、性格的にはディジタルであるエラーの補正手順が
行なわれ、２つの隣接する格子素子がこれと接触する間
を結合する抵抗線条間の位置である各節点の位置間の上
記の抵抗線条６６．７２（第３図）における４つの変化
を補正するため与えられる。このエラー補正用のサブル
ーチンについては後述する。エラーの補正に続いて、デ
ータがブロック７０４で示される如きホスト・コンピュ
ータに対して出力さ打る。これにより全プログラムが完
了し、第２０Ｂ図に関して述へたように線６８２および
コネクタＤへの戻りか行なわれる。 （アナログ／ディジタル変換） ＡＤＲＥＡＤと呼ばれるサブルーチンについては、第２
０Ａ図および第２０Ｂ図それぞれのブロック６５８およ
び６６８に関して特に詳細に記述した。このサブルーチ
ンについて第２１Ａ図および第２１Ｂ図を参照してより
詳細に説明する。第２１Ａ図においては、適当な始動即
ち本サブルーチンの呼出しに続いて、ディジタル、／ア
ナログ・コンバータ３７２（第１８図）かブロック７１
０で示される如き０の活動状態に初期化される。線３６
４におけるアナログ電圧信号を１５ビツトの数に変換す
る手順は、８ビツトのマイクロプロセッサ構造を用いる
ソフトウェアにおける連続的な近似法の１つである。こ
のため、ディジタル／アナログ・コンバータに対する全
ての入力はバイト構成を呈し、従って、Ｄ Ａ Ｃ３７
２に対しては２バイトで書込むことが必要である。これ
らのバイトは、ＤＯおよびＤＩとして識別される。従っ
て、ブロック７１０は、Ｄ Ａ Ｃ３７２の最下位の８
つの入力が０にセットされる、即ちＤＯ＝ＯＨ（１６進
数）となる。次いでプログラムはブロック７１２の命令
へ進み、ここでＤ Ａ Ｃ：］７２の最下位の８つの入
力について同し手順か行なわれ、これにおいてはこれら
入力は０にセットされ、即ち換言すればバイトＤ１はＯ
Ｈにセットされる。Ｆ記の設定により、ループ・カウン
タかブロック７１４に示されるように８にセットされ、
次いでＭＡＳＫが８０Ｈにセットされて最上位ビットを
１で始まるようにセットする。 ブロクラムは次にこの最上位バイトのデータをＤ Ａ
Ｃ３７２に対して出力し、これはブロック７２８に示１
ｒようにＭＡＳＫによってＤＩをＯＲすることにより行
なわれる。このＤ Ａ Ｃ３７２に対する出力に続いて
、整定の遅れが続いて計算のアナログ成分を整定させ、
次いでテストが行なわれる。ブロック７２２は、コネク
タ３９８によって表わされる線３９４におけるコンパレ
ータ出力を用いるシステムのテストを示す。もしコンパ
レータ出力がＤ Ａ Ｃ３７２入力か線３６４に生じた
アナログ電圧値よりも大きなことを反映するならば、線
７２４およびブロック７２６により示されるように、バ
イトＤ Ｉ ハＭ Ａ Ｓ Ｋ Ｎ ＯＴ ニよりＡＮ
Ｄされ、ソノ結果加えられたビットがリセットされる。 次いで本プログラムはブロック７２８における命令に続
き、ここでＭＡＳＫが右へ１位置移動されて次のビット
に行く。ブロック７２２で行なわれたテストがＤ Ａ
Ｃ３７２の値が線３６４におけるアナログ入力端子より
も小さいことを示すならば、ブロック７２８における命
令が行なわれる。 次に、プログラムは第１５Ｂ図における節点Ａおよびブ
ロック７３２に示されるように続行し、ここでループ・
カウンタを１だけ減少させる命令が与えられる。カウン
トはこの時ブロック７３４におけるテストによって評価
され、ここてこのカウントが８ヒツ［・のテストを表わ
す０に減少したかどうかについて判定か行なわれる。カ
ウンタか０の値にない場合には、ブロック７３６および
節点りて示されるように、プログラムは第１５Ａ図にお
いて補正する節点および線７３８で示されるようにブロ
ック７１８から開始するＭＡＳＫ手順へ戻る。ループ・
カウンタが０に達すると、ブロック７４０において示さ
れるように、バイトＢ１の値か格納され、プログラムは
ブロック第２に示されるようにＭＡＳＫを再び８０Ｈに
セットすることにより下位バイトを調べ始める。マスク
のこのような設定と同時に、ブロック７４４で示される
ように、Ｄ Ａ Ｃ３７２の下位の出力ヒツトか最下位
のバイトについてセットされ、その結果ＤＯかＭＡＳＫ
によりＯＲされたその値と等しくなる。このＤＡＣ３７
２への出力に続いて、ブロック７４６に示されるように
、整定遅れか生じることを許容され、これと同時に点線
のブロック７４８て示されるように、もしコンパレータ
３７０の出力かＤ Ａ Ｃ３７２出力かアナログ出力よ
りも大きなことを示すならば、線７５０およびブロック
７５２において示されるように、バイトＤＯがＭＡＳＫ
ＮＯＴによりＯＲされ、プログラムはブロック７５４の
命令へ進み、ここでＭＡＳＫが右へ１位置だけ送られる
。一方、ブロック７４８における作業がコンパレータ出
力がシステムのアナログ出力がＤＡＣ出力よりも大きな
ことを示唆することを示す場合、ブロック７５４のＭＡ
ＳＫシフト手順が行なわれる。 プログラムは次に、第２１Ｃ図に示され節点Ｃで示され
るように、ブロック７５８に示す如くループ・カウンタ
を１だけ減少し続ける。この時、ブロック７６０に示す
ようにテストが行なわれて、ループ・カウンタが８ビツ
トまでカウントして０のレベルにあるかどうかについて
判定する。このような０のレベルに達すると、線７６０
および節点りに示されるように、プログラムは第１５Ｂ
図の線７６２における同じ節点により示されるように、
線７４４における命令を再開するため戻る。ブロック７
６０におけるテストがループ・カウンタが０に達したこ
とを示す場合、バッファ７６４に示されるように、バイ
トＤＯか格納され、次いでプログラムはシステムに対す
るアナロク信号入力に対するディジタル値を生じ、ここ
で上位バイトＤ１の下位のバイトＤＯとの組合せか行な
われる。ブロック７６８に示されるように、このサブル
ーチンは主プロクラムへ戻る。 （エラーの補正） 本発明のエラー補正システムは、一般に第２０Ｄ図のブ
ロック７０２と組合せて記述したサブルーチンを使用す
る。本格子列システムにおいては、補正の試みは、主と
して、第３図に示されるように、格子の節点、または抵
抗線条６６．７２の各々における格子素子の結合部に対
する素子の結合部面に必然的に生じる抵抗における変動
と関連している。無線、個々の抵抗か１つのシステムと
共に使用されるならば、補正の手法もまた有効となろう
。本装置の製造に介在する格子の節点毎の抵抗の変動の
故に、抵抗チェーンまたは節点と離挑た抵抗線条にわた
って加えられる付勢信号は５ｎ圧即ち典型的な信号を生
じることになり、こむが抵抗領域の１つの境界から他の
境界にわたり評価される時所要の線形性からのバラ付き
か見出されることになる。システムがタブレットの位置
に応答する面における位置と対応する正確なディジタル
出力信号を生じるためには、この非線形性に対するある
形態の補正が要求される。しかし、補正のための要件は
コスト的に有効でありかつ例えば算術手順の実施で生じ
るコンピュータ演算に介在し得る不当な遅延もなく補正
を実施することができるシステムおよび方法により満た
されねばならない。特に、このような手順は乗算または
除算を含む場合には、時間要素は大きなものとなり、対
応するコスト要素は望ましい広い市場性を有する製品を
もたらすためには受入れ難い高いものとなる。 本発明の補正法は、６６および７２の如き抵抗線条の特
性がディジタイザまたはタブレット等の製造過程の外に
おいて決定されるものである。従って、補正表はコンピ
ュータ手法により生成され、またこの表の補正要因はメ
モリーが保有する索引表に含まわる。このため、ディジ
タイザまたは位置に応答する面が現場またはオンライン
で使用される時は、補正手順は非常に迅速かつ効率的と
なり、抵抗チェーン即ち抵抗線条における変化は全く容
易に調節され得る。典型的には、第１図に関して述べた
抵抗線条は、補正なしには、線形性からの０．１％の偏
差が通常許容され得る線形性から５乃至１０％のバラ付
きを呈する。 第１図に例示される本発明の不透明なタブレットに関す
る補正法は、連続する各節点即ち格子素子の抵抗線条と
の結合部間の抵抗が測定され、その場所の抵抗値が決定
されるものである。このため、タブレット上の物理的領
域においては抵抗測定が行なわれ、これらの測定から座
標が計算される。第２２図においては、この試みの例示
がなされている。同図においては、軸７７０はタブレッ
ト即ち面上の格子素子間の実際の物理的領域位置を表わ
し、この軸７７０に沿った位置はＸ座標に対してはｉ、
ｙ座標に対してはｊで示される。もし評価ならば、！１
ｉ７７０に沿った如何なる抵抗線条即ちチェーンにおい
ても、補正する線形位置が軸７７２に沿って生じて計算
された座標位置ｘ（ｉ）またはｙ（ｊ）を表わすことに
なる。このような完全であるが実際には得られない線形
性は直線７７４により表わすことができ、その結果軸７
７０に沿った均等な物理的位置の増分の測定は軸７７２
に沿った対応した均等な増分をもたらすことになろう。 しかし、評価される抵抗チェーン即ち線条の非線形性の
故に、７７６に示される如きカーブが生成され、軸７７
０に沿った均一な増分に対する読みはカーブ７７６を規
定する小さな円により表わされる。測定された各位に対
する軸７７２に沿った計算による座標位置の対応する増
分は、円から軸７７２までの点線の水平線により表わさ
れる。増分の変動の非均一性に留意されたい。手近に示
すために、メモリーか保有する索引表を実際的にするよ
うに、信号定義域において＠ ７７２に沿って生じた増
分は均等な間隔が与えられねばならない。軸７７０に沿
った増分間隔と対応するこのような規則的な間隔は、カ
ーブ７７６に沿った四角ブロックの位置により表わされ
る。これは、＠７７２に沿う計算された位置ｘ（ｉ）ま
たはｙ（ｊ）に対する後者の規則的な間隔の増分の生成
であり、本発明による補正表として提供される軸７７０
における対応する物理的領域の座標値の対応する計算で
ある。 更に、補正のための別の試みか多項式の図形接近法によ
るものとなろうことは当業者により着想されよう。 第２３Ａ図においては、オフライン補正プログラムがフ
ロー・チャート形態で示されている。ブロック７７８に
示されるように、１つのデータ・セットが格子毎または
節点毎にタブレットの適当な境界に沿う抵抗の測定から
集められ、Ｒｘ（ｉ）およびＲｙ（ｊ）はこれらの点間
の抵抗の測定値を表わす。測定された点は物理的領域に
おける規則的な増分を呈すること、これら増分はＸ座標
に沿って１からｎまでの範囲にあるｉとして表わされ、
またｙ座標方向においては１からｎまでの範囲にある物
理的領域におけるｊとして表わされる。 従って、オフライン（生産）プログラムは、収集された
データ・セットからの値ｘ （ｉ）およびｙ （ｊ）を
計算するよう作用する。これらの計算された座標を得る
数式はブロック７８０に示される。 これら座標は物理的領域にあって、どの位置が軸７７２
に関して述べたように計算されるかを示し、小さな丸が
第１６図のカーブ７７６を規定する。ブロック７８０に
示さね情報を得ると同時に、プログラムは初期変数が確
保されるブロック７８２に示される手順を実行するが、
増分ｉおよびｊは１に正規化され、どれだけの増分が必
要が、即ち索引表の境界は何であるかについての判定が
行なわれる。このため、値ｘｍｉｎ 、ｍａｘおよびＹ
ｎ＋ｉ。、ｙｍａｘが決定される。 情報がこのように決定されると、プログラムは、点線の
タイトルのブロック７８４で第２３Ｂ図に示される節点
Ａによって示されるように進行する。ブロック７８４に
示されるように、Ｘの補正表が計算さ打、×（１）係数
か与えられてＸ座標の補正表を得る。ブロック７８６に
示されるように、Ｘの補正因数において使用される等し
い増分の値が決定されＸｒと呼ばれ、図に示されるよう
にこの目的のため直線分割か用いられる。次にブロクラ
ムは、ブロック７８８に示されるように、Ｘｒのシーケ
ンスと補正する物理的領域の値を決定しようとする。実
際に、均一な増分された各四角の位置を束縛する線形７
７６内の丸の値について探索か行なわわる。このため、
各Ｘ１毎に、ｘ（ｉ’） ｘ、 ｘ（ｉ’ ＋
ｌ）となる探索条件が確立される。実際に、値ｉ゛はシ
ステムの信号定義域における等しい増分である増分Ｘｒ
と対応する物理的領域における字間である。値ｉ゛が一
旦決定されると、線形補間操作が索引メモリーに置かれ
る物理的領域のＸ座標係数を見出すため、ブロック７９
０で示されるように行なわわる。この値は、例えば、カ
ーブ７７６に沿うある等しい増分の四角の位置と対応す
る第１６図のｌＩ！ｌｌｌ７７０に沿う物理的領域位置
と対応している。次に、ブロクラムはブロック７９２に
おける照会まで進み、ここで表の境界の終りに達したが
、即ちｉが値１１１１ａつまで増分されたかについて判
定か行なわれる。最大値に達していない場合には、線７
９４により示されるように、ｉに対する値がまだけ増分
され、線７９８で示されるように、プログラムは索引表
の係数の計算を続行する。ブロック７９２における照会
結果が肯定ならば、節点Ｂに示されるようにプログラム
は続行する。 第２３Ｃ図においては、節点Ｂか再び点線ブロック８０
０により現わされ、この時プログラムがＸ座標方向に対
する補正表の値の計算を行なうことを示す。ブロック８
０２に示すように、等しい増分ｙ１がブロック７８６に
関連して述へたと同様に計算され、専ら除算が行なわれ
る。この値によれば、ブロック８０４で示すように、増
分ｙ、の物理的領域の空間における値か決定され、ｊ゛
で示される。この値によれば、ｙ座標係数Ｙ （ｊ）を
決定する線形補間が図に示したように行なわれ、この値
は規則的な増分の信号定義域の値を表わすアドレスに関
して索引表に対して与えられる。次いて、プログラムは
ブロック８０８の照会に進み、ここで最後の増分が評価
されたかどうかについて判定か行なわわ、もしそうでな
ければ、線１８およびブロック８１２に示すように、値
ｊがまだけ増分され、線８目で示されるように、次のＸ
座標の索引表へのエントリが決定される。ブロック８０
８における照会結果か肯定ならば、ブロクラムはブロッ
ク８１６で示されるように終了する。 次に、第２０Ｄ図のブロック７０２に関して「オンライ
ン」で用いられるエラー補正ルーチンの詳細については
、このルーチンかハ・ソファ８１８における命令で開始
することか示される第２４図を参照する。本システムは
１つのＸ座標の値を記述する１６ヒツトのワードを生じ
ることか想起されよう。ブロック８１８はメモリーにア
クセスするための指標を生じるよう作用し、こわは選択
数の下位のヒツトをマスクすることにより行なわれる。 このようにマスクされた数のヒ−：／ｌ−は、メモリー
か保持する表に対する索引場所の数と逆に変化する。例
えば、３２のエントリに対してマスクされたＮヒ、ント
の数は１１として選択することかできるが、 ２５６の
エントリ・アーキテクチャを有する表は更に大きな指標
数を要し、このためＮに対する値は例えば比較的小さな
値８として選択することかできる。 ブロック８２Ｃ’に示されるように、同じ手順がＸ座標
の清報に対して用いられ、その結果の指標値はＸ′およ
びｙ′として与えられる。この時、ブロクラムは、ブロ
ック８２２で示される如き残数即ち下位の数を決定し、
ここて表の２つのアクセス指標点間の数値を表わす値Ｘ
およびｙが生成される。表をアクセスするための実際の
指標はブロック８２４における命令に従って生成される
が、ここてＸ。、８はＸ ｂａｓ。プラス指標値Ｘ”と
して識別さ九るある基底値と等しくなる。同じ操作かＸ
座標に関しても行なわれ、ここではｙ。、Ｘが表をアク
セスするためのある基底値ｙｂａｓｅと等しくなり、こ
れは次いで指標数ｙ゛に加算される。この時、Ｒｆ Ｘ
ａかブロック８２６に示されるようにＸおよびｙとして
識別されてアクセスされると、加重因数ＦＸＩおよびＦ
Ｘ２がＸの値に加えられ、加重因数ＦＹＩおよびＦＹ２
がｙの値に加えられる。前のように、Ｎは上記のように
マスクされた下位のヒツトの数である。 次いで、ブロクラムはブロック８２８に示される如き加
算命令を続行するが、ここでＸ座標に対する補正値およ
びＸ座標に対する補正値（ｘｃｏｒｒおよびｙ。Ｑｒｒ
）か得られる。このため、値ＸＡは適当な指標において
見出された表の値であり、この値は加重因数ＦＸＩによ
り乗算される。その結果の積は、表における次のアドレ
ス場所の積と加算され、ＸＡは加重因数ＦＸ２により乗
算される。 同し積が補正されるＸ座標の値の生成に用いられ、この
時２つの補正値がブロック８３０で示されるようにＸお
よびｙで表わされる。ブロック８３２に示されるように
、ルーチンは主プログラムに戻る。 第１１Ａ図乃至第１１ｃ図に関して述べたように平行な
抵抗チェーン駆動回路と共に用いられる補正手順は、こ
れらの別の抵抗素子においては更に複雑なものとなる。 スタイラス１４４の相当物がタブレット１００の表面上
にある格子パターンにおいて規則的な増分て配置されて
読みが行なわれる本実施例によりエラーの補正を行なう
ために、二次元の補正手法を用いることもできる。この
場合、こ九らの読みは二次元的に調整されて、更に物理
的領域の場所に変換される規則的に増分する信号定義域
出力を提供する。このため、メモリーに保有される索引
表は、信号定義域のティジタル位置選択信号と対応する
値として得られ、かつ信号定義域内のアドレス値の規則
的に増分１″るシーケンスを確保するよう調整される、
タブレット面における物理的領域の予め確保された位置
の予め定めた格子列内の各位置について確立される計算
された物理的領域の座標値を保持する。本装置によりオ
フラインで用いられる制御法は受取ったテイジタル化さ
れた各座標のディジタル位置信号に応答して、これに対
応するアドレス値を生じ、アドレス値についてメモｌノ
ーをアクセスしてこれと対応する計算された物理的領域
の座標値を検索し、次いで受取ったディジタル位置信号
に従って選択即ち二次元補間加重操作によりこわらの計
算された物理的領域の座標値を調整するよう機能する。 この選択に関するこれ以上の説明については、米国特許
出願第０６／第２，７３３号（本文に掲げた）を参照さ
れたい。 本文に述べたシステム、方法および装置においては、本
文に含まれる本発明の範囲から逸脱することなくある変
更が可能であるため、本発明の記述および図面に含まれ
る全ての事柄は例示てあってこれに限定されるべきもの
ではないことを理解すべきである。
１Ａ図の構成によりば、抵抗チェーン１８ａ”−１８ｅ
および２２ａ〜２２ｅか付勢入力および接地の位置に従
ってタブレットの格子線に沿って電圧の勾配を生じるこ
とか思出されよう。実際に、段階的な電位が手元のデー
タ収集モードに従って、タブレットトに生成される。タ
ブレットの性能を調べると、Ｘ軸の格子素子およびｙ軸
の格子素子の位置か多数に上るため、各重合点即ち交点
毎に小さなキャパシタンス値が多数少じることが判った
。このため、タブレットの操作中、Ｘ軸方向の格子素子
に生じる電流のある部分かｙ ４油の抵抗チェーンに結
合され、この電流はこの抵抗チェーンの接地ターミナル
に向って両方向に流れる。逆もまた真であり、ＸＩＮ＋
の抵抗チェーンに沿って反対方向に移動する種々の漏洩
電流に含まれる各交点間にキャパシタンスが生じる。そ
の結果、プロットの縁部の中心部分における最も顕著な
特性を有する漏洩エラー電圧が生じる。この漏洩エラー
電圧は何等かのセットオフとして作用し、第５図の６８
〜７１におけるプロットの最も顕著な部分に典型化され
るエラー領域を生じる。実際に、位置決め具即ちカーソ
ルが２つの電圧の合成に応答して座標の対データを生じ
る。例えば図示の如くｙ軸の格子素子が更に作用面がら
離され、従ってシステムと共に使用されるピックアップ
またはカーソルから離されるため、ｙ軸に沿って即ち７
０および７１に生じる情報の重大度が強調されることが
考えられる。従って、比較的弱い初期信号が漏洩エラー
電圧によって生じる。 第６Ａ図および第６Ｂ図においては、第５図に示される
歪み効果の著しい改善を達成する格子素子の構造即ちア
ーキテクチャが示される。第６Ａ図においては、従来の
構造を表わすｙ軸の格子素子７２とｙ軸の格子素子７３
の交差位置が示されている。これら素子はＡ１で示され
た領域内で相互に交差する。５６て示した絶縁支持部が
これら２つの格子素子の間に存在し、例えば、約０．３
８１ ｍｍ（０，０１５インチ）の厚さを存するＭｙｌ
ａｒ■として設けることができることを想起されたい。 このＭｙｌａｒ （Ｉｐまたは典型的な空間支持部は、
格子素子間の容量的な相互作用における誘電体として機
能することになろう。本発明によれば、格子素子に対す
る構造即ち形態は第６Ｂ図の誇張された形状に示される
如く変更される。同図においては、ｙ軸の情報を保有す
る縦方向の格子素子７４は、規定される各格子の中心領
域内に巾Ｗ１を有するように示される。しかし、格子素
子か補正する水平の格子素子との交点に接近するに伴な
い７５等て縮わ、こわと同時にこの素子は７６で示され
る如く再び比較的広い寸法となる。同様に、ｙ軸の情報
を保有し絶縁空間の故にタブレットの作用面がら更に離
される水平に置かれた電極は７７で示され巾寸法Ｗ２を
有する。前の場合におけるように、この巾Ｗ２は、交点
領域の付近で７８等に接近するに伴い狭い寸法に縮れた
状態となる。格子素子は次いで７９等のその中間の格子
中を再び有する。このように、格子素子パターンにおけ
る交差位置で縮わることにより、その時静電結合を生じ
る面積は同図のＡ２で示される面積に減少する。このた
め、静電結合の機会は道かに小さくなる。第６Ｂ図の構
造により他の１つの特質が提供されるが、こわは作用面
がら最も離れた例えば７７における格子素子は作用面に
対して最も近い電極よりも更に大きな巾Ｗ２を有するよ
うに作ることかできることである。これにより、システ
ムの線形性を改善して第５図の７０および７１と関連し
て述べた如く更に酷い歪みを許容する傾向を存する。 第６Ｂ図に関して述べた改善された格子素子の構成即ち
構造の結果は、第７図において示されている。同図にお
いては、第５図に関して同じ条件下で生じたものである
か改善された格子素子形態によるプロットが示される。 先に７０．７１で示した縦方向の領域の歪みが８０．８
１で示されるように著しく減衰した。同様に、領域６８
．６９に関して前に述べた如き横方向の歪み効果が、そ
れぞれ８２．８３で示さ、れるように大きく減衰した。 これらの改善を達成するため用いられた寸法は、巾Ｗｔ
が約１．４９８ ｍｍ （０，０５９インチ）であり、
作用面がら最も離れたＩｉＪ Ｗ ２か約２．００７
ｍｍ （０，０７’９インチ）の寸法を有するように設
けられ、７５．７８の如き縦わた領域か約０．５０８
ｍｍ （０，０２０インチ）の巾寸法を有するように設
けたことをｌｉ′Ｉ−提とするものであるが、巾は実際
にシルク・スクリーンで印刷することができる最小寸法
を表わす。第７図に示された歪みは、第５図に示したも
のより約７０％の改善を示している。 多重ターミナル手法によるディジタイザ表面がら最終的
な座標対の信号テークへの変換の線形性におけるこれ以
りの改善を達成するため、更に別の補正法を用いること
ができるが、この手法は更に静電的に生じる漏洩電圧ま
たは電流を散逸させるのに役立つ。 第１Ｂ図においては、第１Ａ図に関して述べたディジタ
イザ構造が、再びプライム記号を付して示したこの第１
Ａ図と共通の全構成要素により再び構成される。しかし
、第１Ｂ図の構造に対して余分なターミナルか付加され
ている。このため、抵抗チェーン１８’ａ〜１８°ｅを
画成するｙ軸は今度は第３のターミナル２４ｃを含み、
ｙ軸を画成する抵抗チェーン２２“ａ〜２２゛ｅは第３
のターミナル２６ｃを有するように示されている。こわ
らターミナルは、抵抗チェーンの略々中間点にあること
か判る。ターミナル２４ｃはスイッチ８３の１つの入力
に対して線８２を介して結合された状態で示され、その
反対側の入力は線８４で示されるように接地されている
。更に、このスイッチは、線８５で示されるように制御
機能部３８゛から制御されることが判る。同様に、ター
ミナル２８ｃは線８６を介してスイッチ８７の１つの入
力に対し結合され、その反対の入力は線８Ｂで示される
ように接地される。スイッチ８７は、線９０で示される
ように制御機能部３８°から制御される。 第１Ｂ図に示ざわた構成によれば、２つの操作モードか
依然として行なわれるが、この手法においては、関連し
ない抵抗チェーン２２°ａ〜２２゛ｅが交流ソースから
付勢される間隔において、制御部３８゛かスイッチ８３
を作動させてターミナル２４ｃをアース即ち０電圧、即
ち有効接地電圧に対して結合する。スイッチ３４′ａお
よび３４′ｂもまたこの間隔において端部ターミナルを
接地するため、格子素子の交点のキャパシタンスにより
生じる漏洩電流のための結果的なリード線路は著しく減
少し、こ九に従ってこの静電的に話起される電流から結
果的に生じる電位の形成か逓減する。反対の操作モード
においては、抵抗チェーン１８’ａ〜１８′ｅが交流ソ
ースから付勢される時、各スイッチ３６ａ、３６ｂを介
して接地するｎのターミナル２６ａ〜２６ｂの結合動作
と関連して、スイッチ８７が閉して中間のターミナル２
６ｃを接地する。このため、この操作モードにおいては
、漏洩か生じた電流に対する経路が再び半減し、このよ
うな電流から得らねる結果的な電位が有効に半減される
。 第１Ｃ図においては、第１Ｂ図の多重ターミナルによる
方策に対する別の試みが示されている。 前のように、第１Ａ図に関して先に述へた同図のものと
共通の全ての構成要素が二重のプライム記号で第１Ｃ図
に示されている。同図においては、第１Ｂ図のターミナ
ル２４ｃが再び２４”Ｃで示されている。このターミナ
ルは、線９【を介してスイッチ９２の１つのターミナル
に対し結合されている。スイッチ９２は、これが開路状
態にある時接地レベル信号を線９１に加える前述の変更
例である。スイッチ９２の反対側のターミナルは１．線
９５および交流ソース２８″の周囲に結合された抵抗Ｒ
１，Ｒ２からなる分圧回路の中間点まで線９３．９４を
経て延長している。スイッチ９２は制御部３８”から線
９６を介して制御されるよう示されている。同様に、中
間の抵抗チェーンのターミナル２６ｃ”はターミナル２
６ａ”および２６ｂ“の間に配置され、９２と同じスイ
ッチ９８に対し線９７を経て結合されかつ制御部３８゛
°から線９９を介して制御される。 抵抗Ｒ１，Ｒ２は、中心のタップ線９４に生じスイッチ
＋１２．９８に対して与えられる電位は関連する抵抗チ
ェーンの電圧勾配と比例するように選択される。このた
め、もしターミナル２４ｃ”が抵抗チェーン１８ａ“〜
１８ｅ”の中間点にあるならば、端部のターミナルに通
常に生じる値の半分の電圧レベルか加えられることにな
る。同じ構成がターミナル２８ｃ”と関連して提供され
る。作用においては、抵抗チェーン２２ａ”〜２２ｅ”
が交互に付勢されるｘ ｆｑｌ＋モードの間、制御部３
８”から制御される如きスイッチ９８は線９７を介して
ターミナル２６ｃ“に対し減衰した交流信号を加えるこ
とになる。同時に、スイッチ９２が開路しターミナル２
４ｃ”がターミナル２４ａ”、２４ｂ“と同じように接
地されることになる。 このように、第１ＢＩＴ！ｌに示される構成により生じ
る接地効果が反復される。このような接地効果は第１Ｃ
図の構成の主な補正手段であるが、ある程度の強化か線
９４からの別の比例的に減衰した駆動作用によって達成
される。 第８図によれば、第５図において用いたものと同し形態
のタブレットによるものであるか第１Ｃ図のターミナル
２６ｃ”に関して述べた如き別のターミナルによるプロ
ットが示されている。第８図はｙ軸の情報に関して改善
か得られる結果を示すが、領域ｔＱｌ 、 １０３ 、
１０５ 、１０７においては進かに小さな歪みが示され
ている。第９図においては、同じテスト構成が生じるが
、第８図に示された１つのターミナルとは対照的な１つ
の抵抗チェーンに沿った２つの余分のターミナルを用い
るものである。同図に示さおたプロットは、第８図に示
されたプロットに勝る更に改善された性能を示している
。第１Ｏ図においては、各抵抗チェーンに対する２つの
等距離隔てられたターミナルを用いて、両方の抵抗チェ
ーンに対する第１Ｃ図のテスト構成か提供される。その
結果は再び、以下本文に述べる補正ルーチンにより容易
に補正される性能の実質的な改善を示している。 次に位置に応答する面即ちタブレットか透明な本発明の
実施例について、先ず、異なる形態の駆動部か含まれか
つ異なるタイプの格子素子が用いられる点を除いて第１
Ａ図に関して述べたものと非常に類似する構造が示され
る第１１Ａ図について述べる。後者に関しては、示され
た素子は透明であり、例えば約１５０人程度の厚さを有
するインジウム・スズ酸化物の材料でよい。この厚さは
、使用した基板の如き形態および材料により生じ得る屈
折歪み可能性に照して決定される。ディジタイザのタブ
レットかその上に載せるグラフィック材料と共に使用さ
れるためには、このような歪みが生じないことが重要で
ある。例えば、タブレットは、を髄の輪郭の現像された
Ｘ線写真のトレーサの如きに用途がある。一般に、ガラ
スの基板は、種々の形態のインジウム・スズ酸化物（Ｉ
ＴＯ）の格４素子を支持するため用いられる。第１１Ａ
図は、その格子列のＸＩＩＩ［ｈおよびｙ軸における配
向を有するように構成されるタブレッ＋−１００を示し
ている。例えば、境界＋０２から境界＋０４まてには略
図的に１０６ａ〜１０６ｆで示されるＸ軸を画成する格
子素子列か配置される。こわらの格子素子１０５ａ〜１
０６［は、境界１０２に隣接する離散的抵抗１０８ａ〜
１０８ｅおよび境界１０４に隣接する離散的抵抗＋ １
０ａ〜１１０ｅを含む２つの抵抗チェーン間に延長して
いる。全体的に１０８ 、１１０で示される如き抵抗チ
ェーンは格子索子１０８ａ〜ｌ０１４ｆの各々と別個に
分離し、共通のターミナル１１２ 、１１３から並列に
選択的に駆動されることか判る。ターミナル１１２．１
１３は更に、線１２２ 、１２４を介して交流ソースか
ら共に駆動される各スイッチング機能部１１６．１１８
を介して付勢される。前と同様に、スイッチング機能部
１１６ 、１１８に対する制御はブロック１２２および
線１２４ 、１２５で示されマイクロプロセッサで駆動
される制御機能部から与えられる。 図示した構成によれば、付勢電流および適当な基準電圧
を同時に格子列１０６ａ〜１０６ｆの両側に対して加え
ることができる。 同様に、格子索子１２８ ａ〜１２８ｆのｙ輸列は、タ
ブレ・・・ト構造１００の支持基板の反対側に置か打て
いる。これらの格子素子１２８ａ〜１２８ｆは、抵抗チ
ェーン１３０ ａ〜１３０ｅおよび１３２ａ〜１３２ｅ
間に延長する。全体的にｌ：ｉｏ 、１３“２て示され
る抵抗チェーンは更に共通のターミナル＋３４ 、＋３
６から並列に駆動ぎわ、このターミナルは更に各スイッ
チンク機能部＋３８ 、＋４０まで延びている。スイッ
チ１３８ 、１４１１は、線１２２ 、１２４を介して
ソース１２０から付勢され、線１４２ 、１４３によっ
て示される如きマイクロプロセッサで１す勢される制御
部１２２から個々に制御ざわるっ 第１Ａ図の実施例と同様に、ディジタル数・タブレット
１００の位置に応答する面に生じる信号を拾う目的のた
め、スタイラスまたは適当な位置決め具）４４が用いら
れるっ前のように、このタブレットは２つの操作モード
、即ちＸ軸方向に＋Ｘおよび−Ｘの情報を与えるモード
と＋ｙ、−ｙ軸方向に座標情報を与える他のモードにお
いて動作する。スタイラス１４４は、線１・１６によっ
て１４８で示ざ九る装置増幅機能に対して結合さ、れて
いる。 このように増幅さ九た信号は帯域フィルタ機能部１５０
においてフィルタされ、これと同時に信号はブロック＋
４２に示される如き直流レベルに変換され、その結果の
直流値はブロック１５４で示される如きディジタル数・
＼変換される。その結果前たゲイジタル化された座標の
対の情報は線１５６によって示される如き制ｉ卸機能部
１２２に対して与えら：！”ｔ−＃ＩＰ、交流／直流変
換機能に対する前記制御部からの制御は線＋５８により
示される。 実際の形態に構成される場合、タブレｉ＝／ ト１００
は第３図および第６Ｂ図に関して示しかつ記述した構造
をとり得、全体的に１３０．１３２ 、＋０８、＋１０
で示した抵抗チェーンの個々の抵抗に対しては６６．７
２て先に述へた抵抗線条か用いられ、第１Ａ図のイ１４
成において用いた銀の蒸着の代りにＩＴＯ製の格子素子
か用いられる。位置に応答する面の要件である速用の故
に、タブレットの構成には格子列間の＠適空隙を維持す
るため非常に薄くすることかてきるカラス基板を使用す
ることができる。このような形態を許容する構造を第１
２図に示すが、これにおいては薄いガラス基板が１５９
で示され、その上に格子列がコーティングされている。 例えば、Ｘ軸の格子列１０６は、その一方が１６０で示
さね抵抗の炭素線条として構成される反対側に置かれた
抵抗チェーンと共に基板１５９の上面にシルク・スクリ
ーンで印刷することができる。基板即ちカラス仮１５９
の反対側は、その一方／）’ｒ ＋ ６１で示される抵
抗線条と共に、類似するが直角か向に配向されたｙＩｌ
ｌｌの格子列を有する。非常に薄い構造を支持するため
、この構造体を１６２で承ずように、＋６３で示す如き
ポリヒニール・ブチルの中間層を用いて支持用のガラス
基板上に接着ゴーることもできる。この層１６３は透明
であり、不要な范の屈折現像を避けるように選択される
。 １０ｒ〕の如きティジタイザ構造のため試みられた別の
構造を第１３図の典型的な断面図に示す。この構成によ
れば、１６４で示すように比較的厚いガラス支持部か提
供さ：Ｆ１．る。座標系の格子列の１つは、関連する隔
てられた抵抗線条と共に、１６５で示されるように支持
部１７８σ片トを向いた面上に配置される。この格子列
および抵抗構造体は、次いて１６６で小ざおるシリコン
酸化物または相当物の絶縁性を有する透明なコーディン
グで覆わねる。 従って、この絶縁性コーティング１６６の一ヒ面は、そ
の一方か１６８で示される隔てられた抵抗線条即ち帯を
含む次の直角に置かれた格子列１６７を支持するのに役
立つ。 Ｋ発明の透明な実施例のための二重の抵抗チェーンおよ
び付勢ソース１２０からの同時の付勢の採用により、さ
もなければシステムに糎けらむないエラーにおＧ″ｌる
重要なｇ衰を達成するものである。タブレット構造体１
００の透明度８得るため、インジウム・スズ酸化物の如
き材料か抵抗性を早し従ってその全長に沿って小さな抵
抗を呈する格子素子用に用いられる。この小さな抵抗の
故に、また更にシステムの付勢の周波数即ち６０乃至目
ＯＫｔ＋ｚを考慮すると、各格子線に対するインピータ
ンス条件か得られるが、これは伝送線の分ｔ！′ｉにお
いて用いたちのと頃似する方法により分析−（−ること
かてきろ。このような分析において考え−）ｊることは
、Ｉ ｒｏｉ子素子の抵抗即ちインピータンス、ピック
アップ即ちスタイラス１４４と関連する結計キへ・バシ
タンスおよびシステムの信号処理要素の入力抵抗である
。第１４図においては、格７−末子およびその付勢の分
析のこのような特゛）７２を示す等価回路か提供される
。同図においては、Ｖｏは抵抗チェーンにお６するある
節点における町、１王てあり、ＲｒはＩＴＯ素子即ちト
ラ・・Ｉりの抵抗を表わし、Ｃ３・はスタイラスＩ・１
４における結合キャパシタンスを、Ｒｎはイ＾号処理即
ち検出システムの入ブつ抵抗を表わし、■１はスタイラ
ス１４．１の位置における最終的に検出された電圧の値
を表わづ−０これらのパラメータに対して典型的な値を
充てわは、検出された電圧におけるエラーを計ｑするこ
とかでさる。 第１５図においては、第１Ａ図の形態即ち構造における
ＩＴＯ格子Ｉｊｌｌを付勢することにより生じるエラー
率が点線１６９によって示される。同図においては、横
軸は節点の付勢位置から始まる格子素子の全長の比率を
表わす。格子素子が第１１Ａ図に示される方法でその両
端から付勢される場合、エラーはカーブ１７０の形状お
よび大きさをとる。生じたエラーの理論的比率における
大きな減少が生じることにイ上目さｉたい。特に、この
エラーは実際のディシタイサ用途におけるその最高ピー
クにおい一〇５％より低いことか判る。このことは、格
１′−素子が片側のみから付勢される場合に約１７％の
エラーを示している。 第１１Ｂ図においては、第１１Ａ図に関し・て示し記し
たニー＠駆動型ディジタイザ構造を＋４びプライム記号
により示すが、構成要素は同しものである、し５か１７
、第１１Ｂ図においては、第１Ｂｉ′Ａに示さ九たもの
と対応する別の接地ターミナルが示さ九ている。このこ
とから、）■列の抵抗チェーンＩＪＯａ’〜Ｉ ：ｌ
り ｅ ’および１３２ａ’ 〜１１２ｅ’かぞ打ぞ才
１各中間ターミナル１３５ａおよびＩ ：ｌ ５ ｂを
仔することか判るであろう。ターミナル１３５ｂは、未
泉１７１を介してスイ・ｌチ１７２の１つのターミナル
と臂１合ざわ、そのス・ｒ・ソチのｈχ、ｔ（則のター
ミナルは線１７３を介して接地されている。同様に、タ
ーミナル１３５ａは線１１・１を介して頃似のスイ・ソ
チ１７５の一方のターミナルと結合され、このスイッチ
の反対側のターミナルは線１７６を介して接地さ肌てい
る。スイッチ１７２ 、１７５は非常に低いインピーダ
ンスを呈することか望ましい。スイッチ１７２ 、１７
５に対する制御は、線＋７７．１７８との結合を介して
制御機能部１２２゛ から同時に与えられる。 同様に、抵抗チェーン１０８ａ’〜１０１’ｌｅ’およ
びＬｌｆ）ａ’ 〜１ｌＯｅ’は各中間ターミナルｌ
Ｉ ５ ａおよび１１５ｂか設けられているっ夕〜ミナ
ル】１５ａは線１７９・ｋ介してスイ・・・チ１８０の
一方のターミナルと結合さ、れ、このスイッチの反対側
のターミナルは線１８１を介して接地ざ打ている。こむ
と対応して、々−ミナル１１５ｂは線！８２を介してス
イッチ１８３の一方のターミナルと結合され、このスイ
ッチの反対側のターミナルは接地されている。スイッチ
１８０．１８・１に対する制御は、線１８５ 、１８６
を介する制０１１ （、”−； ′＋の強；ｔ（１によ
って制御機能部１２２′から与えられろう ここて示した構成によりば、抵抗チェーン１０８ａ’
〜１０８ｅ’およびｌｌ［］ａ’ 〜１ｉｎｅ’か適当
な方向に付勢される時、ターミナル１３５ａおよび１３
５ｂはその関連するスイッチを介して接地されるが、ス
イッチ＋８０ 、１．８３は開路状態を維持する。抵抗
チェーン１３０ａ’ 〜１３０ｅ’および１３２ａ’
〜１３２ｅ’が付勢されるデータ取得の次のモードにお
いて逆の構成を得る。この間隔においては、スイッチ１
７２ 、１７５が開路されるが、スイッチ１８０ 、＋
８：］は閉路されて中間の接地を強制する。 次に第１１Ｃ図においては、第１Ｃ図と関連して述べた
方法による二重付勢システムの動作が示される。同図に
おいては、第１１Ａ図に示さ九た対応する構成要素と共
通のままのこれら構成要素は二重プライム記号が付され
ている。同図によれば、再び中間の電極１３５ａ” 、
＋３５ｂ’が抵抗チェーン１３０ａ″〜１３０ｅ″お
よび！、３２ａ” 〜１３２ｅ”内で結合されることが
判るであろう。ターミナル１３５ａ”は線１８７を介し
てスイッチ１８８の一方のターミナルと結合されている
が、その反対側のターミナルは線＋８９．１９０．１９
１を介して交流ソース】２０” の両側に結合された線
１９２内の抵抗Ｒ３，Ｒ４からなる分圧回路と結合され
ている。 同様に、ターミナル１３５ｂ”はスイッチ１９４に対す
る線１９３を介してスイッチ１９４のＡターミナルと結
合され、このスイッチの反対側のターミナルは線１９５
を介して線１９０と結合され、従って上記の分圧回路を
介してソース１２０”と結合される。スイッチ＋８８．
１９４に対する制御は、線１９６ 、１９７からのその
接続により制御機能部１２２“から付勢される。 同様に、中間ターミナル１１５ａ”、 ｌｌ５ｂ”は各
抵抗チェーンｌ０８ａ” 〜１０８ｅ”およびＩ １０
ａ” 〜ｌ ｌｏｅ”に対し結合される。ターミナル］
、１５ａ”は線＋９８を介してスイッチ１９９の一方の
ターミナルと結合されるが、このスイッチの反対側のタ
ーミナルは線１９０を介して線１９１および線１９２内
に含まれる分圧回路に対して結合される。同様に５．タ
ーミナル１１５ｂ”は線２００を介してスイッチ２０１
の一方のターミナルと結合され、このスイッチの反対側
ターミナルは餌と同様線１９０に対して結合されている
。スイッチ１９９ 、２０１に対する制御は、線２０２
、２０３を介して制御起部＋２２”から与えられる。 従って、並列の抵抗チェーン１．０８ａ”〜１０８ ｅ
”および１１０ａ”〜１１０ ｃ”が適当な方向に付勢
される時、スイッチ１９９ 、２０１は開路されてター
ミナル１】５ａ”、ｌｌ５ｂ”の減衰さねた比例する付
勢を生じる。この操作モードにおいては、スイッチ１８
８．１９４が開路して各ターミナル１３５ａ”、 ＋３
５ｂ”を介して接地電位を付与し、静電的に生じた漏洩
電流を放出する。次の操作モードにおいては、スイッチ
１９９ 、２０１が開路されて各ターミナル１１５ａ”
、１１５ｂ”を介して接地経路を付与し、適当な減衰さ
れた電圧入力信号は同時にスイッチ＋８８ 、＋９４か
らターミナル１３５ａ”、 ＋３５ｂ”に対して加えら
れる。 （駆動回路−第１６Ａ図） 第１Ａ図および第１１Ａ図においてそれぞわ２８．１２
０で略図的に示される抵抗チェーンに対する付勢は、第
１９Ａ図にコネクタ２０４で示されるように、制御部１
３８または１２２のマイクロプロセッサの付勢と関連す
るクロック出力から生じる。このクロック出力は第１６
Ａ図の付勢回路においてコネクタ２０４に示されるが、
このコネクタは例えば２０６で示されＩＯによる除算カ
ウンタのＢ入力に対して送られる線２０の６．１４４
ＭＨｚの矩形波を生じる。例えば、７４８ Ｃ３９０タ
イプの除算器として提供されるならば、除算器２０６の
ＱＤ比出力線２０７を介してそのＡターミナル入力に結
合されて線２０８に１２２．８８ＫＨｚの矩形波の出力
を生じる。線２０８は更に同じタイプの７４ＨＣ３９０
カウンタ２１０のＡターミナル入力に対して送られ、こ
のカウンタはそのＱＣ出力において線２１２によりタッ
プされて線２０８からそれに対する入力の５による除算
を生じる。その結果の線２１２における信号は、約１２
２．８Ｋｔｌｚの周波数を有する矩形波である。線２１
２は、利得１の閉塞増幅段即ちバッファ２１４の正の入
力ターミナルに至る。例えば、タイプＬＦ３５３の如き
演算増幅器が提供されるならば、増幅段２１４はその出
力からその負の入力まで延びるフィードバック回線２１
６で構成され、＋１５０および一１５Ｃの電源間に結合
された状態で示される。 増幅段２１４は、制御機能の論理信号とシステムのアナ
ログ部分との間のバッファを提供し、全体的に２２０で
示されるＬＣタンク回路に至る線２１８を有する。回路
２２０はコンデンサ２２２と誘導子２２４を含み、上記
の１２２にＨｚの周波数において共鳴して通信規則の要
件に従って矩形波を正弦波に変換するよう構成されてい
る。 Ｘ軸およびｙ軸の格子列の素子が交互の操作モードにお
いて交流付勢ソースによって付勢されることが想起され
よう。これらの操作モードにおいては、交流ソースによ
って付勢されない餌記格子列が、ある形態の接地面をこ
れにより確保することができるように接地電位に保持さ
れる。この接地面の付勢されない格子列における発生を
改良するためには、格子列の駆動素子と列目体との間に
直列に結合されたスイッチング素子を置くことを避ける
ことが更に望ましい。このような切換え法は、必要な正
の接地を生じるが、ある形態の分圧器を生じ、このため
出力のダイナミック・レンジを低下させる。これら従来
の切換え動作は、温度および操作の効果によるスイッチ
ング抵抗の変化と関連し得る如きドリフト・エラー要因
を更に生じる。このような変化は駆動増幅器の利得が等
しくなることに反映され、補正手順が用いられる時要ら
ざる複雑さをもたらす。このような問題を避けるため、
非常に実際的な有効な切換え法が開発されている。この
点において、タンク回路２２０からの正弦波電圧信号が
全体的に２２６によって示される電圧／電流変換段の正
のターミナルに対して生じることを留意されたい。従来
の方法で構成された変換段２２６は、タイプＬＦ３５３
として提供することができる演算増幅器２２８と、正弦
波電圧入力か加えられる抵抗２３０を含む抵抗２３１〜
２３４の関連する回路とを含む。抵抗２３０ 、２３１
は主として増幅器の利得を設定する働きがあるが、その
出力は抵抗２３２に対する抵抗２３１の比率として調整
される。更に利得は、分圧抵抗２３３．２３４の減算効
果によって調整される。正味の効果は、単位の利得と、
入力信号に比例する出力電流を生じることである。変換
段２２６の結果として生じる電流出力は線２３６に対し
て与えられ、更にこの出力は線２３８〜２４０を介して
第１１Ａ図の実施例における４つの個別のソリッドステ
ート・スイッチ８１〜Ｓ４に対して送られる。スイッチ
５ＩＮＳ４はタイプＤＧ２１１ として提供することが
でき、各入力コネクタ２４２〜２４６によって表わされ
る如き制御機能からの制御信号によって付勢される。こ
れらのコネクタはそれぞれ、ｘ （Ｘ）またはｙ （Ｙ
）軸のプラス（Ｐ）またはマイナス（Ｍ）方向を表わす
ＸＰ、ＸＭ、ＹＰ、ＹＭで表わされることに注意された
い。スイッチＳｌ〜Ｓ４の各々の出力は各線２４８〜２
５１に沿って各電圧フォロワ段２５４〜２５７の負のタ
ーミナル入力に対して送られる。各段２５４〜２５７は
それぞれ２５８〜２６１で示されるタイプＬ Ｆ ３５
３の演算増幅器として提供することができるが、その各
々はそれぞれ２６２〜２６５で示される整合されたフィ
ードバック抵抗を含むフィードバック経路を有する如く
構成される。このような整合抵抗は、単一基板素子に関
して容易に入手可能である。 図に示した構成により、あるスイッチ８１〜Ｓ４が閉路
されると、その結果生じる電圧が増幅器２５４〜２５７
の出力側に加えられ、関連する格子列の付勢に用いるた
め出力線２６６−２６９に与えられる。一方、グループ
８１〜Ｓ４のあるスイッチが開路されると、各段２５４
〜２５７に対する入力が０ポルトとなり、対応する出力
線２６６〜２６９の適当な１つにおけるその出力は接地
レベルとなる。後者の出力線は、第１１Ａ図と関連して
述べた格子列のターミナルに対して結合された状態で示
される。このため、線２６６および２６７がそれぞれ図
において細長い抵抗として示される抵抗チェーン１０８
、１．１０と関連するターミナル１１２ 、１１３と
結合される。同様に、出力線２６８．２６９は、更に抵
抗チェーン１３０ 、１３２まで延びる各ターミナル１
３４ 、１３６と結合されている。明らかなように、同
じ付勢法は抵抗チェーンを除いて第１Ａ図の構成におい
ても用いることができる。整合された抵抗２６２〜２６
５は容易に入手でき、その選択的基準は、抵抗の特定の
目標値と整合されるものとは対照的に、このグループの
抵抗が相互に整合されることである。このため、各抵抗
線条を有する格子列の素子により生じる各節点毎の電圧
増分が規則的な電圧増分て生じることを確実にする。 電源を介するシステムの入出力股間に信号の結合が生じ
ないことを保証するため、減結合回路を用いることがで
きるが、その１つが第１７図に示される。隔離は低域フ
ィルタ動作を生じるよう作用する回路のＲ−Ｃ構造によ
って生じる。この回路はまた、さもなければシステムの
ディジタル素子から生じるノイズに対抗する。これら回
路は電源のプラスおよびマイナスの出力（±１５ボルト
）を取出し、図示した論理素子に対して±１５ボルト電
源を提供する。これら電源出力は、英字Ａ、Ｂ、Ｃによ
って表わされる。 （駆動回路−第１６Ｂ図） 第１６Ｂ図においては、第１６Ａ図の駆動回路の適用が
示され、第１１Ｂ図の実施例と関連する駆動入力を生じ
る。明らかなように、この回路もまた第１Ｂ図の実施例
と共に使用することもできる。 第１６Ｂ図の駆動回路に対する初期の信号処理が第１６
Ａ図と関連して前に述べたものと同じであるため、これ
らの図において共通の構成要素は第１６Ｂ図においては
プライム記号を付して同じ番号で示される。このため、
線２３６”は線２３８°に沿りて分配される１２２．８
８Ｋｌｌｚの信号を生じることが判るであろう。分配路
線２３８゛は、８４０ 、８４１で示される線を介して
第１１Ｂ図に示される如き抵抗チェーン１０８°、１１
０“のターミナル駆動入力に対する交流駆動部を提供す
るよう作用する。線８４０は、ｒＸＰＪを付して８４２
で示されるコネクタを介してマイクロプロセッサが付勢
する制御機能部から制御されるソリッドステート・スイ
ッチＳ５の１つの入力側に送られることが判る。スイッ
チＳ５に対する反対側のターミナルは、線８４３を経て
、４つの電圧フォロワ段８４４〜８４７の１つと考えら
れる電圧フォロワ段８４４の負のターミナル入力に対し
て線８４３を介して延長する。前のように、これらの電
圧フォロワ段８４４〜８４７は、それぞれ８４８〜８５
８で示されるタイプＬＦ３５３演算増幅器として提供す
ることができ、その各々はそわぞれ８５２〜８５５で示
される整合されたフィードバック抵抗を含むフィードバ
ック経路を有するように構成されている。 反対側のＸ側を画成する入力は、ｒＸＭＪを付したコネ
クタ８５６を介して制御部から与えら九る。この入力は
、線８４１内に結合されたソリッドステート・スイッチ
Ｓ７を制御する。スイッチＳ７の反対側のターミナルは
線８５７を介して電圧フォロワ段８４５の入力側まで延
び、その出力は線８５８において前記の抵抗チェーン１
０８°、１１０° の各々の片側まで延び、対応する段
８４４の出力は線８５９を介してこ、ｔＬＣ）抵抗チェ
ーンの反対側の駆動ターミナルまで延びている。各抵抗
チェーン１０８°、１１０°の中央部のターミナル１１
５ａ、 １１５ｂは本図に再び示され、ソリッドステー
ト・スイッチＳ６の一方のターミナルまで延びる線８６
０に対して結合された状態で示されている。スイッチＳ
６の反対側のターミナルは線８６１を介して接地される
が、このスイッチは線８６２および負の真の入力ＯＲゲ
ート８３８から制御される。ゲート８３８に対する入力
は、それぞれ信号ＸＰ、ＸＭを保有するラベルを付した
線８３９ 、８３７に示される。このため、こわらの信
号が用に存在しない場合は、スイッチＳ６は閉路されて
中間点のターミナルを接地電位即ち０ホルトの状態に保
持する。 同様に、ｙ軸を規定する抵抗チェーン１３０゛、１３２
°に対する付勢制御は、マイクロプロセッサの入力によ
りそれぞれラベル「ＹＰ」、ｒＹＭＪを付したコネクタ
８６３ 、８６４に対して与えられる。 コネクタ８６３は、線８６５から線２３８′と結合され
るソリッドステート・スイッチＳ８に対する制御を与え
、その反対側のターミナルは線８６６を介して負の入力
ターミナルの電圧フォロワ段８４６に対して送られる。 同様に、コネクタ８６４はソリッドステート・スイッチ
ＳＩＯを制御し、その１つのターミナルは線２３８゛と
関連させられ、その反対側のターミナルは線８６７を介
して電圧フォロワ段８４７の負の入力端に達する。段８
４６ 、８４７の出力は、それぞれ抵抗チェーン１３０
゛、１３２゛の反対側に置かれた付勢ターミナルに至る
線８６８ 、８６９において示される。前と同様に、中
間点のターミナル１３５ａ、１３５ｂは再び本図におい
てソリッドステート・スイッチＳ９の１つのターミナル
に対し線８７０によって結合された状態で示され、この
スイッチの反対側のターミナルは線８７１を介して接地
されている。スイッチＳ９は、入力線８７４．８７５を
有する負の真の論理ゲート８７３の出力線８７２から制
御される。これらの線は、各制御入力信号ＹＰ、ＹＭを
保有し、両方が存在しない場合にのみスイッチＳ９の閉
路を行なう。 （駆動回路−第１６ｃ図） 第１１Ｃ図に示した実施例と共に使用される駆動回路構
造は第１６Ｃ図に示される。前と同じように、この回路
は第１Ｃ図の実施例と共に使用することができる。初期
の信号処理要素は再び第１６Ａ図と関連して述べたもの
と同じであり、このため二重プライム記号で同じ番号が
付される。従って、初期の交流信号の発生回路は、ソリ
ッドステート・スイッチＳｌｌの１つのターミナルに対
して線８７６に沿って送られる１２２．８ ＫＨｚの周
波数で線２３８”において交流付勢信号を生じる。スイ
ッチＳｌｌの反対側のターミナルは、線８７７を介して
電圧フォロワ段８７８の負の入力に向けられる。段８７
８は、６つのこのような一連の段８７８〜８８３の１つ
と考えることができる。前と同様に、これらの段はそれ
ぞれ８８４〜８８９で示されるタイプＬ Ｆ ３５３演
算増幅器として設けることができ、その各々がそれぞれ
８９０〜８９５で示される整合されたフィードバック抵
抗を含むフィードバック経路を有するように構成される
。 スイッチＳｌｌは、ｘＰ信号を保有するコネクタ８９６
を介してマイクロプロセッサに基〈制御部から制御され
る。このため、スイッチＳｌｌを閉路すると同時に、抵
抗チェーン１０８”および１１０”の１つの端部ターミ
ナルに対する出力線８９７において完全な値の交流駆動
出力か与えられる。これら抵抗チェーンの反対側端部は
、分配線２３８” からスイッチＳ１３の１つのターミ
ナルまで延びる線８９８から選択的に付勢される。スイ
ッチＳ１３の反対側のターミナルは、線８９９によって
フォロワ段８８０と結合され、抵抗チェーン１０）３“
、１１０”を付勢するため線９００に出力を生じる。こ
の出力は、Ｘマイナス即ちｒＸＭＪ信号を保有するコネ
クタ９０１を介して制御システムから制御される。 中間点の比例的な並列駆動ならびに重要な接地を行なう
ため、本例においては、線９０１内の抵抗Ｒ５およびＲ
６が付勢線８９７ 、９００の両側に結合された状態で
示される。これら抵抗間の中間点は、ソリッドステート
・スイッチＳ１２の１つのターミナルまで延びる線９０
２において取出される。スイッチＳ１２の反対側のター
ミナルは線９０３によってフォロワ段８７９の負の入力
側に結合され、線９０４における抵抗Ｒ５、Ｒ６による
分圧から生じる要件となる比例した出力を生じる。線９
０４は餌述の中間点ターミナル１１５ａ“、 １１５ｂ
“に対して結合され、中間の付勢を行なう。スイッチＳ
１２は、線９０６における出力を有するＯＲ機能部９０
５によってマイクロプロセッサで付勢される制御装置か
ら制御される。このため、スイッチＳ１２は、それぞれ
信号ｘＰおよびＸＭを保有する線９０７または線９０８
のいずれか一方における真の論理値入力の存在下で閉路
される。このスイッチはｙ軸の評価の間開路されて、シ
ステムのこわらの操作モードにおいて要件である接地電
位を与える。 ｙ軸における発生については、ソリッドステート・スイ
ッチ５１４の１つのターミナルか線９０９から分配線２
３８“に対して結合されるが、線９１０におけるその反
対側のターミナルは電圧フォロワ段８８１の負の入力端
に至り、抵抗チェーン１３０”、１３２“の完全付勢の
ための端部ターミナルに至る線９１１において出力を生
じる。スイッチＳ１４は、信号「ＹＰ」を保有すること
が示されるコネクタ９１２を介して制御システムから制
御される。この抵抗チェーンの反対側端部は、ソリッド
ステート・スイッチＳ］６の１つのターミナルに対して
結合される線２３８”から付勢される。このスイッチの
反対側のターミナルは線９１３を介してフォロワ段８８
３の負の入力ターミナルに結合され、抵抗チェーン１３
０“、１３２”の反対側の端部ターミナルに至る線９１
４において完全付勢出力を生じる。スイッチＳ１８は、
コネクタ９１５に加えられる指令信号ｒＹＭＪによって
制御システムにより制御される。 この抵抗チェーンに対する中間点の付勢および接地の構
成は、付勢線９１１ 、９１４間の線９［６内で結合さ
れる抵抗Ｒ７、Ｒ８からなる分圧回路により与えられる
。抵抗Ｒ７，Ｒ８の中間点はソリッドステート・スイッ
チＳ１５の一端部に結合される線９１７によって取出さ
れ、その反対側のターミナルは線９１．８において電圧
フォロワ段８８２の負の入力端に向けられる。この段８
８２の出力は、各抵抗チェーン１３０”、１３２”の上
記の中間点ターミナル１３５ａ”、 １３５ｂ”に対し
結合される線９１９において与えられる。スイッチ５１
５は、ＯＲ機能ゲート９２１から延びる線９２０から制
御され、このゲートは更に各信号ＹＰ、ＹＭを保有する
入力線９２２．９２３からの反応および制御部に対して
結合される。このため、前のように、スイッチＳ１５は
抵抗チェーン１３０”、１３２”が付勢中閉路され、こ
わらチェーンか付勢されない時線９１９において接地電
位を生じるため開路される。 （信号処理回路） 第１８図においては、上記のスタイラスまたはピックア
ップ、例えば第５図の１４４か再び示さ九るが、同じ番
号で点線の境界内に示される。スタイラス１４４、また
は例えばカーソル等は円２８０として同図に示されるピ
ックアップ要素を含む。この円の出力は、電界効果トラ
ンジスタ（ＦＥＴ）２８２として提供されるソース・フ
ォロワのゲート入力に対して送られる。Ｆ Ｅ Ｔ ２
８２は抵抗２８４．２８５と関連して構成さね、ケーブ
ル１４６における環境の影響を実質的に受けない信号出
力を生じるようにピックアップ２８０の電圧出力を電流
に変換する。第１１Ａ図に関して述べたように、ケーブ
ル１４６は入力回路に結合され、これが第５図の１４８
および第１図の４４において既に全体的に述べたように
、予備的な増幅を行なう。スタイラスまたは位置決め具
からの電流は線２８日を介して２８８で示される電流／
電圧変換段に対して加えられる。段２８８は更に増幅機
能を提供し、演算増幅器２９０を含むように構成され、
それに対する負の入力は線２８６と結合され、またその
正の入力は＋１５Ａと接地電位との間に結合されて約１
０Ｖのバイアスを与えてＦ Ｅ Ｔ ２８２を「オン」
の状態に維持するよう作用する抵抗２Ｑ４ 、２９５か
らなるバイアス回路２９２に対して結合されている。抵
抗２９６を含むフィードバック経路は演算増幅器２９０
の周囲に延びて、例えば約１０００の変換係数を生じ、
線２９８におけるその出力は直流成分と組合せた交流電
圧として存在する。 この時、線２９８における交流信号は１５２で示され交
流／直流変換回路の入力側に与えられる。回路１５２は
同調された変成器を使用する。変成器３００は、コンデ
ンサ３０４を介して交流信号が結合される一次側巻線３
０２を有するように構成される。変成器３００の二次側
は、接地された中間タップから延び、線３１０ 、３１
２に相補正弦波信号を生じる同じ巻線３０６ 、３０８
を含んでいる。これら信号の相補状の正になる半サイク
ルは本システムにより総合されで直流レベルを生じる。 変成器の作用は、更にフィルタ機能を生じる。この半サ
イクルの配向手順を生じるため必要な位相が同期したス
イッチング動作を生じるために、第３の二次巻線３１４
が変成器３００に設けられ、その出力は位相遅延用のＲ
−Ｃ調整回路および線３１８を経て補償矩形波段３２２
の演算増幅要素３２０の負の入力ターミナルに延びる。 増幅器３２０は、例えば、線３１０．３］２における出
力と位相が同期される矩形波出力を生じるように抵抗３
２４〜３２６と関連して構成されるタイプＬ Ｍ ３１
１として提供することができる。線３２８において結果
として生じる出力は、インバータとして作用しかつスイ
ッチＳ１４、Ｓ１８に対するその各出力線３３４．３３
６に沿って付勢信号を与える２つの排他的ＯＲゲート３
３０．３３２の入力端に同時に加えられる。スイッチＳ
１８は、線３４０における受動加算節点３３８に対して
線３１０における正弦波信号を変換するよう付勢される
。同様に、スイッチＳ１４は、線３１２からの相補正弦
波信号を線３４２を介して節点３３８に対して送る。閉
鎖抵抗３４４が線３１２と３１０の間に結合された状態
で示される。節点２３８に結果として生じる信号は、リ
ップル特性を有しかつさもなければ段２８８から線２９
８に生じる直流オフセットからのフィルタ動作を表わす
正になる連続する半サイクルのシーケンスである。非常
に僅かなリップルを呈する結果として生じた直流信号が
線３４０に沿って抵抗３４６を介してコンデンサ３５０
、３５１ならびに抵抗３５２を含む全体的に３４８で
示される２極フイルタに対して送られる。 システムの動作中周期的に、線３４０におけるフィルタ
３４８に対する入力が線３５４およびスイッチＳ１９を
介して接地される。スイッチＳ１９は結線３５６によっ
て示されるようにマイクロプロセッサで付勢される制御
部によって付勢される。このように接地されることによ
り、どの直流オフセットも線３４０を接地即ちゼロ入力
状態に置くことにより測定することができる。次いで、
この測定されたオフセットは加算もしくは減算されて関
与した所要の極性に従ってディジタル値を生じる。 フィルタ段３４８からは、直流レベル信号がタイプＬ
Ｆ ３５３として提供される増幅段３５８で増幅され、
その利得は抵抗３６１ 、３６２によって調整され、そ
の出力は線３６４に与えられる。線３６４は抵抗３６６
を介して、３７０で全体的に示されるコンパレータ段に
対する進入点として提供される加算節点３６８まで延長
するように示されている。段３７０は、線３６４から加
えられる信号のアナログ／ディジタル変換の累進的なサ
ンプリング形態を支持する目的のため用いられる。実際
的なコストにおいて大きなワードサイズ変換を達成する
ため、１６ビツトの入力ディジタル／アナワク・コンバ
ータ３７２が用いられる相補構成が生成される。コンバ
ータ３７２は、コネクタ３７４を介してマイクロプロセ
ッサで付勢される制御機能部からの一連の１６ビツトの
ディジタル入力によって逐次付勢される。例えば、タイ
プＤ Ａ Ｃ１６００Ｋ Ｐ −Ｖが提供されるならば
、コンバータ（ＤＡＣ）３７２の出力は、線３６４から
加算節点３６８における信号で加算される３６６に対し
等しい大きさの抵抗３７８を経て延びる線３７６におい
て与えられる。次いで、線３６４ 、３７８からの信号
が、演算増幅器３８２および抵抗３８６を含むフィード
バック線３８４からなる前置コンパレータ段の負の入力
ターミナルに対して与えられる。線３６４ 、３７６に
おける信号の差の高い利得の増幅を前提として、段３８
０の出力は線３８８に沿って演算増幅器３９０の負の入
力ターミナルに対して送られるが、この増幅器は例えば
タイプＬＭ３］１ として提供することもできる。増幅
器３９０に対する正の入力は、低いヒステリシス特性を
提供するよう作用する抵抗３９］ 、３９２と結合され
、その出力は線３９４に与えられる。素子のオーブン・
コレクタ構造の故に、線３９４と関連してブルアツブ抵
抗３９６が提供される。コバレータ段３７０の出力は、
コネクタの表示３９８により示される如き装置の制御装
置のマイクロプロセッサ機能によって監視される。第２
１Ａ図乃至第２１Ｃ図に関して更に詳細に明らかになる
ように、マイクロプロセッサ制御はコンバータ３７２に
対し数値入力を与え、この入力が連続的な近似操作によ
って線３６４における信号と比較される。ある予め定め
た数のサイクル（本例では１６）の後、コンバータ３７
２に対する入力の値が座標の読みのディジタル値として
取上げられる。 全体的な作用においては、コンバータ３７２に対する入
力は、最初に生じた電圧の値が半分のスケールよりも大
きいかあるいは小さい条件についての探索を行なう。も
し入力が半スケールよりも大きいものとすれば、この仮
定が調べられ、またもし偽であれば１、次のビットが調
べられる。実際に、僅かに１６回の試みで１６ビツトの
アナログ／ディジタル変換を行なうことができる。 （制御回路） 第１Ａ図乃至′ｆＪＩＣ図および第１ＩＡ図乃至第１Ｉ
Ｃ図におけるブロック３８および１２２（プライム記号
その他を付す）にそれぞれ示したように、本装置におけ
る制御は、例えば米国カリフォルニア州セント・クララ
のＩｎｔｅ１社が販売するタイプ８０５１マイクロプロ
セツサを使用するマイクロプロセッサ駆動による。この
制御回路は、各々にラベルを付した連続するブラケット
に従って相互に配置されるへき第１９Ａ図乃至第１９Ｄ
図に関して示されている。第１９Ａ図においては、１２
ＭＨｚの水晶発振クロック４０４と関連して作動するマ
イクロプロセッサの構成要素が４０２で示されている。 この特定のマイクロプロセッサの内部のカウンタ構造は
９６００ボーの速度性能の実施における限度があるため
、そのＴＩターミナルに入力を有する二次水晶付勢クロ
ック４０６が設けられている。クロック４０６は６．１
４４ＭＨｚの矩形波パルス出力を生じ、更にこれが第１
１図のコネクタ２００に関して述べた駆動用電子要素に
対する入力として使用される。前記コネクタは第１９Ａ
図にも再び示される。マイクロプロセッサ４０２に対す
るプログラム制御入力は、多重リード・バス４１０を介
して読出し専用メモリーＲＯＭ４０８ （第１９Ｂ図
）からこれに対する入力へ８〜ＡＩ５において与えられ
る。更に、ＲＯＭ４０８のＡＯ〜Ａ７ターミナル出力が
タイプＨＣ３７３ラッチ４１４（第１９Ａ図）まで延び
る多重バス４１２を介して得られる。ラッチ４１４は更
に、バス４１６を介してマイクロプロセッサ４０２のＰ
Ｏ３０〜ＰＯ０７ターミナルに対して結合される。この
ボートはまたアドレス出力制御も行なう。バス４１２上
のラッチ４１４の出力はまたバス４］８を経て、タイプ
４８０２でよいランダム・アクセス・メモリー（ＲＡＭ
）４２０ （第１９Ｂ図）まで延びている。アドレス
場所へ８〜ＡＩＯにおいては、バス４１．０．４２２を
介してＲＡ Ｍ ４２０に至る接続が提供され、またチ
ップ選択（ＣＳ）機能がハス４１０から提供され、リー
ドＡ１４およびＡ１５から生じる信号はゲート４２４
、４２５によって強化される。ＲＡＭ４２０に対する読
出ｌノ指令はそれぞれ信号強化ゲート４２８ 、４２９
を介してマイクロプロセッサ４０２のＰＳＥＮおよびＲ
Ｄターミナルから延びるリード４２６ 、４２７を介し
てそのＲＤターミナルにおいて与えられる。マイクロプ
ロセッサ４０２からＲＡＭ４２０に対する書込み指令は
、前記のＷＲターミナルから生成ざ九、ＲＡ Ｍ ４２
０の対応するターミナルに対してリード４３２に沿って
送られる。ＲＡＭ４２０の出力ボート０６−０７は、読
出し専用メモリー４０８の対応する出力ポートと共にバ
ス４３６を介してＲＡ Ｍ ４２０まで延びる多重リー
ド・バス４３４と結合され、マイクロプロセッサ４０２
のＰＯ００〜ＰＯ１７ボートはバス４３６を介して結合
される。Ｒ，０Ｍ４０８は、ボートＰ２．６ 、Ｐ２．
７およびバス４１０から信号強化ゲート群４３８〜４４
０を経てそのチップ選択（ＣＳ）入力ターミナルを介し
て付勢される。更に、ＲＯＭ ４０８の出力付勢（ＯＥ
）ターミナルは、リード４２６を介してマイクロプロセ
ッサ４０２のＰＳＥＮターミナルから付勢される。 アナログ／ディジタル・コンバータの相補的な目的のた
め使用される第２図と関連して記述したディジタル／ア
ナログ・コンバータ３７２に対する１６ビツトのサンプ
リング入力ワードは、第１９Ｂ図に示される如き並列ラ
ッチ４４４ 、４４５に対する多重リート・バス４３６
に沿って強制される如きマイクロプロセッサ４０２のボ
ートＰＯ００〜Ｐ Ｏ，７からの一連の出力により得ら
れる。例えばタイプＨＣ３７４とすれば、各リード配列
４４６ 、４４７におけるこれらラッチの出力が信号Ｄ
ＡＣＯ〜Ｄ Ａ Ｃ１５を生じ、これが第１２図におけ
るコネクタ３７４により示されるようにＤ Ａ Ｃ３７
２に対して加えられる。 ラッチ４４４ 、４４５の付勢状態はデコーダ４５０（
第１９Ｄ ＴＡ ）から生じるが、このデコーダは類似
のデコーダ要素４５１と共に１対８の復号機能を行なう
。デコーダ４５０に対するアドレス入力は、マイクロプ
ロセッサ４０２からバス延長部４５２．４５３で示され
る如きターミナルＰ２．０〜Ｐ２．７から延びるバス４
１０を介して与えられる。デコーダ１５０のＥターミナ
ルもまた、線４３２ 、４５４を介してマイクロプロセ
ッサ４０２の書込み（ＷＲ）ターミナルから選択的に付
勢される。同様に、バス４５２からの５木のリードがデ
コーダ４５１まで延び、一方そのＥターミナルはリード
４２７ 、４５６を介してマイクロプロセッサ４０２の
読出しくＲＤ）ターミナルから選択的に付勢される。ラ
ッチ４４４は、インバータ４６０を含む線４５８を介し
てデコーダ４５０から選択的に付勢される。同様に、ラ
ッチ４４５は線４６２およびインバータ４６４を介して
デコーダ４５０から付勢される。 第１＋図に関して述べたように、本装置の制御の特質は
、Ｘおよびｙ軸信号、接地信号および付勢信号の付加に
より、スイッチ５ｌ−５４の重複モードおよび逐次動作
を提供する。マイクロプロセッサ４０２は、この機能を
その出力ターミナルＰ １．０〜Ｐ １．７から就中リ
ード４６７〜４７０まで延びるバス４６６および各コネ
クタ２４３ 、２４２．２４４．２４５ （第１９Ｄ
図）を介して行なう。これらコネクタは、それぞれＸＭ
、ＸＰ、ＹＰ、ＹＭで表わされる信号を保有する。これ
らの信号ＸＰ、ＸＭ、ＹＰ、ＹＭはまた、第１６Ｂ図の
各コネクタ群８４２ 、８５６．８６３．８６４ならび
に線群８３９．８３７．８７４ 、８７５に関する代替
的な付勢回路の実施例を制御するため用いられる。更に
、これら信号は、第１６Ｃ図における各コネクタ８９６
．９０１．９１２ 、９１５ならびに線群９０７ 、９
０８．９２２．９２１に対して加えられる。マイクロプ
ロセッサ４０２はまた、各リート４７５ 、４７６に出
力を与えるため各バッファ４７３ 、４７４を介して延
びる各リード４７］ 、４７２を介してハス４６６から
送出できる状態の信号およびデータ・ターミナルの準備
完了信号を与える。バッファ／インバータ４７８を介し
てバス４６６から延びるリード４７７は、ペース抵抗４
８１を介してＮＰＮトランジスタ４８０のベース／エミ
ッタ接合点を順方向にバイアスするよう働く。 この状態にオンされると、トランジスタ４８０は発光ダ
イオード（ＬＥＤ）４８２の片側から接地し、これに対
する反対側の入力は抵抗４８３を介して＋５ボルトに結
合されている。Ｌ Ｅ Ｄ ４８２は、本装置かマイク
ロプロセッサ４０２により適当に実施された実行、内部
診断等において適正な状態にあることを示すため用いる
ことができる。ハス４６６はまた、リード４８４を介し
てホスト・コンピュータおよびバッファ４８６の出力か
らの送出終了信号を受取るよう作用する。最後に、リー
ド４６７〜４７０は、ＡＮＤゲート４８８と関連してマ
イクロプロセッサ４０２により論理的に組合せて、第２
０１Ａに関して述べたように、コネクタ３５６を介して
スイッチＳ７に対して加えられるソード４９０のオフセ
ット信号を与えることができる。 ホスト・コンピュータとの逐次の相互通信は、送信出力
を生じるためマイクロプロセッサ４０２のターミナルＴ
Ｘ、ＲＸからり一ド４９３およびバッファ４９４を介し
て延び、かつ送信を受取るためリード４９５およびバッ
フアイ９６を介して延びる２木のリード・バス４９２を
介して行なわれる。このため、マイクロプロセッサ４０
２はＵＡＲＴ機能を内部に有する。 動作状態信号は位置決め具即ちスタイラス１４４からそ
のスイッチで与えることかでき、このスイッチの出力は
プルアップ回路４９８（第１．９Ｃ図）において現われ
る。例えば、回路４９８は、マイクロプロセッサに指令
してスタイラスに対する特定の位置の読取りを行なわせ
る入力ならびに多くの任意の指令を受取ることができる
。こわらの指令は、４入力のＮＡＮＤゲート５０４に対
するバス５０２に延長して割込み信号をリード５０５を
介してマイクロプロセッサ４０２の割込み（ＩＮＴＩ）
ターミナルに対して強制するバス５００で分類される。 バス５００はまた、３状態のバッファ５０６に対する個
別の入力を与えるよう延長する。例えば、タイプ７４Ｈ
Ｃ２４４の３状態素子の場合、バッファ５０６は３木の
リード・バス５１０から延びるり・−ド５０８からのロ
ーの真の読出し可能化信号によって付勢される。バス５
１０は更にデコーダ４５１から延び、このデコーダは更
にマイクロプロセッサ４０２からバス４１０ 、５４２
を介して制御される。スタイラスまたはトレーサ・スイ
・・ｌチから生じるバッファされた出力は、マイクロプ
ロセッサ４０２によるアクセスのためランダム・アクセ
ス・メモリー４２０に対しバス４３４上を送られる。 マイクロプロセッサ４０２の別の割込みターミナル（Ｉ
ＮＴＯ）は、線５１２に沿って出力を与えて、アナログ
／ディジタル変換機能に関して第１２図に関して記述す
る如く比較回路３７０のリード３９４において比較値を
読出すことができる。更に、マイクロプロセッサのター
ミナルＴｏは、リード５１６、バッファ５１８およびＮ
ＰＮ駆動トランジスタ５２０を介して別の発光ダイオー
ド５１４（第１９Ｂ図）を付勢するため使用することが
できる。トランジスタ５２０のエミッタは接地されるが
、そのベース／エミッタ接合点はバイアス抵抗５２１を
介して順方向にバイアスすることかてさ、＋５ボルトか
ら抵抗５２２を介してその付勢を可能にする。Ｌ Ｅ
Ｄ ５１４は、例えば、１４４の如きスタイラス内部に
配置してオペレータに対して存効な座標の対が読取られ
かつホスト・コンピュータにより受入れられることを表
示する。第３の発光ダイオード５２４は、タブレット面
の一部に対してプログラムされたメニュー通択用ソフト
・キー構成が活動状態にあることを表示するため本装置
上に設けることができる６ＬＥＤ５２４はＮＰＮＩ−ラ
ンシスタ５２６のベース／エミッタ接合点を順方向にバ
イアスすることにより付勢され、このトランジスタのエ
ミッタは接地され、そのコレクタはＬ Ｅ Ｄ ５２４
を介して＋５ボルトに対し抵抗５１７を経て結合されて
いる。トランジスタ５２７は、フリップフロップ５３０
からベース抵抗５２８を介して付勢されるバイアスによ
りオンとなる。このフリップフロップのある条件への付
勢は、そのセット・ターミナルからデコーダ４５０のＹ
５ターミナルまで延びる線５３２から行なわれる。Ｌ
Ｅ Ｄ ５２４は、デコーダ４５０まで延びる線５３４
を介してフリップフロップ５３０の対応するターミナル
に対し加えられるリセット信号によってオフになる。上
記の如く、デコーダ４５０はマイクロプロセッサ４０２
からバス４１０ 、４５２を介して制御される。 本発明の装置の制御の特徴は、更に、多くの操作パラメ
ータがオペレータによって選択することができる一部の
ディップ・スイッチを含んでいる。これらのスイッチは
、スイッチ列８０２ 、６０４として第１９Ｃ図に示さ
れている。列６０２ 、６０／ｌにおけるスイッチの各
出力は、各プルアップ抵抗列６０６ 、６０８の個々の
プルアップ抵抗と結合され、列６０２の最上部のスイッ
チの出力は線６１０を介して３状態バツフア５０６に対
し・て結合され、列６０４の対応する最上部のスイッチ
は線６１１を介して同じバッファと結合されることか示
される。スイッチ列６０２の残りの出力は、３状態バツ
フア６１２に対して送られるが、これと対応して、列６
０４がらの残るスイッチの出力は３状態バツフア６１４
に対して送られる。例えば、タイプ７４ＨＣ２４４の場
合には、バッファ６１２．６１４はそれぞれ、前に述べ
た３本のリード・バス５１０およびデコーダ４５１から
延びる線６１５ 、６１６から付勢される。スイッチ列
６０２内の個々のスイッチは、種々の操作特性、例えば
秒毎の座標対の信号の伝達速度のオペレータの選択を提
供する。このため、座標対の信号は毎秒１対、毎秒５対
、毎秒４０対１１、等の速度で送出することかできる。 オペレータはまたモード・スイッチをセットして、列４
９８を介して信号を生じるためオペレータがスタイラス
１４４等のスイッチの選択されたボタンを押す時、例え
ば座標対の情報即ち信号が送出されるモード「点」を選
択することができる。更に、スタイラス１４４における
スイッチ等の押し下げにも拘らず、座標対の信号が連続
的に送出される「ストリーム」モードを選択することも
できる。スタイラス１４４におけるボタン即ちスイッチ
が押される時座標対の情報か座標信号の流れとして送出
される「スイッチ・ストリーム」モードを選択すること
もでき、スイッチか離されるとこのような送出は停止さ
れ、座標対か送出されない「遊休」モードも選択するこ
とかできる。スイッチはまた、英国単位またはメートル
法の較正を選択するようにセットすることもてきる。更
に、このスイッチは、オペレータか送信に対する接尾辞
として改行または改行−行送り文字を置くことを選択す
ることを可能にするが、Ｂ Ｔ Ｎ／ＢＣＤスイッチの
選択は２進数またはＡＳＣＩＩフォーマットへの変換の
如きデータの提供を行なう。 スイッチ列６０４は、例えば４つのスイッチの操作によ
るボー速度の選択的ため用いることもできる。オペレー
タはまた、「データ・ストローブ」スイッチの操作によ
ってストローブ入力の先または後のエツジにおける並列
データを提供するよう選択することもできる。オペレー
タは更に、状態の妥当性検査を行なうように選択するこ
ともできる。パリティ検査もまた適当なスイッチの操作
によって選択することができるが、別のスイッチはパリ
ティの有無についてのオペレータの選択を可能にする。 スイッチはまた、汎用性を拡張するためタブレットの種
々の体裁の出力フォーマットをエミュレートするため調
整することもできる。最後に、このスイッチは約０．０
７６またはＯ，］、２７ ｒｎｍ（３または５ミル）の
円の解像度の選択的ため用いることもできる。 （汎用プログラム） 第２０Ａ図乃至第２０Ｄ図においては、マイクロプロセ
ッサ４０２によって提供される全制御プログラムか略図
的に示されている。第２０Ａ図の最上部に示されるよう
に、プログラムは開始手順と同時に開始する。この手順
は、一般にパワーアップによって開始される。開始に続
いて、ブロック６３０で示ざ肌るように、システム内の
全ての割込みは、割込みの手順が制御システムの初期化
の間行なうごとかてきないように禁止される。次いでプ
ログラムは進行してブロック６３２に示すようにスタッ
ク・ポインタおよびメモリー変数を初期化する。 この作業に続いて、ブロック６３４に子すように、列６
０２．６ｆ１４のスイッチ（第１９ｃ図）が読込まれて
システムの実行のためのオペレータが選択したパラメー
タを提供する。ある用途においては、システムはホスト
・コンピュータがオペレータのスイッチの選択を無効に
するように構成ができる。 しかし、スイッチの選択に基いて、ブロック６３４に示
すように、システムは次にブロック６３６に示される如
くモード・レジスタをセットする。本文において「点」
、「ストリーム」、「スイッチストリーム」および「遊
休」として述べたシステムの４つの可能な作動モードか
ある。モード・レジスタのセットに続いて、ブロック６
３８に示されるように、解像度フラッグがオペレータに
より選択された解像度に対してセットされ、ブロック６
４０に示すように、英国単位またはメートル単位フラッ
グがオペレータの選択に基いてセットされる。次いで、
ブロクラムはブロック６４２の指令まで進み、ここでオ
ペレータにより選択される特定のエミュレーション・モ
ード出力フォーマット等に対するフラッグがセットされ
る。上記に続いて、プログラムはブロック６４４の命令
へ進み、ここでマイクロプロセッサ４０２に対して内部
のＵＡＲＴのボート（ボートＴＸおよびＲＸ）か初期化
される。 −Ｆ記の如く、制御回路のアナログ成分により生じ得る
ドリフト特性の故に、第１８図のスイッチＳ１９に関連
して述べたように、正のオフセットが測定され、次いで
このオフセットが受取った座標値を補正する際に使用す
るためディジタル化される。このオフセットの測定はブ
ロック６４６に示されている。 第２０Ｂ図においては、上記の如き初期化手順の完了に
続いて、システムは座標値の測定を開始する準備がなさ
れる。従って、ブロック６４Ｂに示すように、割込みか
許容され、アナログ・スイッチＳ１〜Ｓ４ （第１６
図Ａ）がＸＰＬＵＳ （ＸＰ）形態についてセットされ
る。このため、スイッチＳ１は閉路されることになる。 このスイッチ・ロジックの提供により、命令ブロック６
５２に示されるように、サブルーチンＡＤＲＥＡＤが呼
出され、その結果行なわれたＸＰＬＵＳ測定と対応する
計数評価が行なわれる。次いで、プログラムはブロック
６５４の命令へ進み、ここでディジタル・フォーマット
におけるＸ Ｐ Ｌ ｔＪ Ｓが格納される。 ブロック６５６に示されるように、この時システムはマ
イナス方向の制御（ＸＭ）に変換し、ここでスイッチＳ
２が閉路される結果Ｘ軸の反対方向の評価を行なうこと
ができる。ブロック６５８において述べたように、サブ
ルーチンＡＤＲＥＡＤが呼出され、ＸＭＩＮＵＳに対す
る計数評価が生じ、ブロック５６０に示すように、この
値が格納され、このような全ての格納は従来の方法にお
いてＲＡＭで行なわれる。節点Ｂに示されるように、プ
ログラムは第２０Ｃ図の対応する節点の識別へ進む。同
図においては、ブロクラムはｙ軸方向に沿って対応する
組の座標測定を実施するためシフトすることが判る。節
点Ｂがブロック６６Ｇにおける命令に関してプログラム
を続行し、このブロックではアナログスイッチＳ１〜Ｓ
４がある形態に対してセットされ、これにおいてｙ軸の
プラス側に対して交流付勢ソースか与えられ、他の全て
のスイッチング入力において接地電位か与えられる。こ
のため、更に第１１ｉＡ図においては、スイッチＳ３が
閉路され、スイッチＳｌ 、Ｓ２．Ｓ４は開路されるこ
とになる。スイッチのセットと同時に、ブロック６６２
に示されるように、サブルーチンＡＤＲＥＡＤか呼出さ
れて受取った信号をディジタル形態に変換する。この変
換に続いて、ブロック６６４に示されるように、ＹＰＬ
ＵＳのディジタル化された結果が格納され、次いでスイ
ッチ・システムが、ブロック６６５で示すように負方向
のｙ座標スイッチに対し交流ソースを加えるようにセッ
トされる。このため、スイッチＳ４は開路され、スイッ
チＳ１〜Ｓ３は開路される。 読みの収集に続いて、バッファ６６８に示されるように
、サブルーチンＡＤＲＥＡＤが呼出されて結果の値をデ
ィジタル化し、ブロック６７０に示すように、結果はＹ
ＭｒＮＵＳの読みとして格納される。次に、プログラム
は節点Ｃに示されるように続行する。 第２０Ｄ図においては、節点Ｃが再びブロック６７２の
先方に示され、このブロックにおける命令は次の読みを
行なうようシステムを準備させるよう作用する。このた
め、アナログ・スイッチ５ＩＮＳ４はＸＰＬＵＳ構成の
読みを行なうようにセットされる。 次に、プログラムはブロック６７４の命令へ進み、ここ
で差／和の手順を用いて正規化されたＸの値ＸＮＯＲＭ
が得られる。この値は、位置に応答する面の自然座標か
らの偏差のため正規化され値は負の値から正の値まての
範囲に反ふ。従って、位置に応答する面、特にそれが第
３図における６６および７２に述べた抵抗線条即ち帯と
関連するため、この正規化された値ＸＮＯＲＭを正の整
数に関する座標系の値へ、即ちＯの値からある他の正の
値へ変換することか望ましい。その結果、位置に応答す
るシートに対する最小値または０の値が予め読取られて
補正用としてＲＡＭに格納される。この値はＸＭＴＮと
して表わされる。同様に、対応する測定かｙ座標方向に
関して行なわれ、値ＹＭＩＮを生してメモリーに格納さ
れる。 ブロック６７６に示されるように、この時プロクラムは
ＸＮＯＲＭに対する値から値ＸＭＩＮを控除し、これを
Ｘ＄ＥＸＰＡＮＤで表わされる拡張因数で乗算する。後
の項は単に、ディジタル処理に適する大きな数、例えば
６４，０００を提供する拡張因数に過ぎない。 プログラムは次に、結果の値をＸについて調べず−て・
〕＋１どミ＋Ｉｆ戸１．Ｘ東１１仏）フデノｒ１亡ンン
、＼！レプシｎプシ：刃する。このような偽の値は、例
えばトレーサまたはスタイラスか位置に応答する面の活
動領域から外に置かれた場合に生じることかある。従っ
て、ブロック６７８に示されるように、Ｘの値が既知の
Ｘの最小値よりも大きいかどうかについて判定が行なわ
れる。これよりも大きい場合には、ブロック６８０およ
びコネクタＤにより示されるように、ブロクラムが再び
始動して第２０Ｂ図における対応するコネクタの表示に
戻り、ここでアナログ／ディジタル変換の読みを行なう
指令がブロック６５２に示されるように行なわれる。同
図における節点りは線６８２を介してプログラムに至る
ことに注目されたい。 Ｘの値が最大値の評価に照して受入れることができる場
合には、ブロクラムはブロック６８４において行なわわ
る比較に進み、ここでＸの値が最小値またはＯの評価と
比較される。Ｘ値がこのような評価より低い場合には、
線６８６および６８０により示されるように、プログラ
ムは上記の如く線６８２へ戻る。Ｘの値が０に関して適
正である場合、線６８８により示されるように、対応す
る操作がＹの値に関して行なわれる。このため、ブロッ
ク６９０に示されるように、正規化されたＹの値である
ＹＮＯＲＭか差／和の比として得られ、こわと同時に、
ブロック６９２に示されるように、Ｙに対する補正され
拡張された値が生じ、この値はブロック６９４における
命令に従ってテストされてこれがＹＭＡＸの値を超える
かどうかを判定する。 そうである場合には、線６９６およびコネクタＤにより
示されるように、プログラムは第２０Ｂ図の線６８２へ
戻る。Ｙの値がＹＭＡＸに照して適正である場合には、
ブロック６９８に示されるように、Ｙの値が０に関して
テストされる。これが０よりも小さければ、線７００お
よび６９６により示されるように、ブロクラムは上記の
如く線６８２へ戻る。Ｙの値がスタイラスの位置等に関
して適正である場合には、ブロック７０２で示されるよ
うに、性格的にはディジタルであるエラーの補正手順が
行なわれ、２つの隣接する格子素子がこれと接触する間
を結合する抵抗線条間の位置である各節点の位置間の上
記の抵抗線条６６．７２（第３図）における４つの変化
を補正するため与えられる。このエラー補正用のサブル
ーチンについては後述する。エラーの補正に続いて、デ
ータがブロック７０４で示される如きホスト・コンピュ
ータに対して出力さ打る。これにより全プログラムが完
了し、第２０Ｂ図に関して述へたように線６８２および
コネクタＤへの戻りか行なわれる。 （アナログ／ディジタル変換） ＡＤＲＥＡＤと呼ばれるサブルーチンについては、第２
０Ａ図および第２０Ｂ図それぞれのブロック６５８およ
び６６８に関して特に詳細に記述した。このサブルーチ
ンについて第２１Ａ図および第２１Ｂ図を参照してより
詳細に説明する。第２１Ａ図においては、適当な始動即
ち本サブルーチンの呼出しに続いて、ディジタル、／ア
ナログ・コンバータ３７２（第１８図）かブロック７１
０で示される如き０の活動状態に初期化される。線３６
４におけるアナログ電圧信号を１５ビツトの数に変換す
る手順は、８ビツトのマイクロプロセッサ構造を用いる
ソフトウェアにおける連続的な近似法の１つである。こ
のため、ディジタル／アナログ・コンバータに対する全
ての入力はバイト構成を呈し、従って、Ｄ Ａ Ｃ３７
２に対しては２バイトで書込むことが必要である。これ
らのバイトは、ＤＯおよびＤＩとして識別される。従っ
て、ブロック７１０は、Ｄ Ａ Ｃ３７２の最下位の８
つの入力が０にセットされる、即ちＤＯ＝ＯＨ（１６進
数）となる。次いでプログラムはブロック７１２の命令
へ進み、ここでＤ Ａ Ｃ：］７２の最下位の８つの入
力について同し手順か行なわれ、これにおいてはこれら
入力は０にセットされ、即ち換言すればバイトＤ１はＯ
Ｈにセットされる。Ｆ記の設定により、ループ・カウン
タかブロック７１４に示されるように８にセットされ、
次いでＭＡＳＫが８０Ｈにセットされて最上位ビットを
１で始まるようにセットする。 ブロクラムは次にこの最上位バイトのデータをＤ Ａ
Ｃ３７２に対して出力し、これはブロック７２８に示１
ｒようにＭＡＳＫによってＤＩをＯＲすることにより行
なわれる。このＤ Ａ Ｃ３７２に対する出力に続いて
、整定の遅れが続いて計算のアナログ成分を整定させ、
次いでテストが行なわれる。ブロック７２２は、コネク
タ３９８によって表わされる線３９４におけるコンパレ
ータ出力を用いるシステムのテストを示す。もしコンパ
レータ出力がＤ Ａ Ｃ３７２入力か線３６４に生じた
アナログ電圧値よりも大きなことを反映するならば、線
７２４およびブロック７２６により示されるように、バ
イトＤ Ｉ ハＭ Ａ Ｓ Ｋ Ｎ ＯＴ ニよりＡＮ
Ｄされ、ソノ結果加えられたビットがリセットされる。 次いで本プログラムはブロック７２８における命令に続
き、ここでＭＡＳＫが右へ１位置移動されて次のビット
に行く。ブロック７２２で行なわれたテストがＤ Ａ
Ｃ３７２の値が線３６４におけるアナログ入力端子より
も小さいことを示すならば、ブロック７２８における命
令が行なわれる。 次に、プログラムは第１５Ｂ図における節点Ａおよびブ
ロック７３２に示されるように続行し、ここでループ・
カウンタを１だけ減少させる命令が与えられる。カウン
トはこの時ブロック７３４におけるテストによって評価
され、ここてこのカウントが８ヒツ［・のテストを表わ
す０に減少したかどうかについて判定か行なわれる。カ
ウンタか０の値にない場合には、ブロック７３６および
節点りて示されるように、プログラムは第１５Ａ図にお
いて補正する節点および線７３８で示されるようにブロ
ック７１８から開始するＭＡＳＫ手順へ戻る。ループ・
カウンタが０に達すると、ブロック７４０において示さ
れるように、バイトＢ１の値か格納され、プログラムは
ブロック第２に示されるようにＭＡＳＫを再び８０Ｈに
セットすることにより下位バイトを調べ始める。マスク
のこのような設定と同時に、ブロック７４４で示される
ように、Ｄ Ａ Ｃ３７２の下位の出力ヒツトか最下位
のバイトについてセットされ、その結果ＤＯかＭＡＳＫ
によりＯＲされたその値と等しくなる。このＤＡＣ３７
２への出力に続いて、ブロック７４６に示されるように
、整定遅れか生じることを許容され、これと同時に点線
のブロック７４８て示されるように、もしコンパレータ
３７０の出力かＤ Ａ Ｃ３７２出力かアナログ出力よ
りも大きなことを示すならば、線７５０およびブロック
７５２において示されるように、バイトＤＯがＭＡＳＫ
ＮＯＴによりＯＲされ、プログラムはブロック７５４の
命令へ進み、ここでＭＡＳＫが右へ１位置だけ送られる
。一方、ブロック７４８における作業がコンパレータ出
力がシステムのアナログ出力がＤＡＣ出力よりも大きな
ことを示唆することを示す場合、ブロック７５４のＭＡ
ＳＫシフト手順が行なわれる。 プログラムは次に、第２１Ｃ図に示され節点Ｃで示され
るように、ブロック７５８に示す如くループ・カウンタ
を１だけ減少し続ける。この時、ブロック７６０に示す
ようにテストが行なわれて、ループ・カウンタが８ビツ
トまでカウントして０のレベルにあるかどうかについて
判定する。このような０のレベルに達すると、線７６０
および節点りに示されるように、プログラムは第１５Ｂ
図の線７６２における同じ節点により示されるように、
線７４４における命令を再開するため戻る。ブロック７
６０におけるテストがループ・カウンタが０に達したこ
とを示す場合、バッファ７６４に示されるように、バイ
トＤＯか格納され、次いでプログラムはシステムに対す
るアナロク信号入力に対するディジタル値を生じ、ここ
で上位バイトＤ１の下位のバイトＤＯとの組合せか行な
われる。ブロック７６８に示されるように、このサブル
ーチンは主プロクラムへ戻る。 （エラーの補正） 本発明のエラー補正システムは、一般に第２０Ｄ図のブ
ロック７０２と組合せて記述したサブルーチンを使用す
る。本格子列システムにおいては、補正の試みは、主と
して、第３図に示されるように、格子の節点、または抵
抗線条６６．７２の各々における格子素子の結合部に対
する素子の結合部面に必然的に生じる抵抗における変動
と関連している。無線、個々の抵抗か１つのシステムと
共に使用されるならば、補正の手法もまた有効となろう
。本装置の製造に介在する格子の節点毎の抵抗の変動の
故に、抵抗チェーンまたは節点と離挑た抵抗線条にわた
って加えられる付勢信号は５ｎ圧即ち典型的な信号を生
じることになり、こむが抵抗領域の１つの境界から他の
境界にわたり評価される時所要の線形性からのバラ付き
か見出されることになる。システムがタブレットの位置
に応答する面における位置と対応する正確なディジタル
出力信号を生じるためには、この非線形性に対するある
形態の補正が要求される。しかし、補正のための要件は
コスト的に有効でありかつ例えば算術手順の実施で生じ
るコンピュータ演算に介在し得る不当な遅延もなく補正
を実施することができるシステムおよび方法により満た
されねばならない。特に、このような手順は乗算または
除算を含む場合には、時間要素は大きなものとなり、対
応するコスト要素は望ましい広い市場性を有する製品を
もたらすためには受入れ難い高いものとなる。 本発明の補正法は、６６および７２の如き抵抗線条の特
性がディジタイザまたはタブレット等の製造過程の外に
おいて決定されるものである。従って、補正表はコンピ
ュータ手法により生成され、またこの表の補正要因はメ
モリーが保有する索引表に含まわる。このため、ディジ
タイザまたは位置に応答する面が現場またはオンライン
で使用される時は、補正手順は非常に迅速かつ効率的と
なり、抵抗チェーン即ち抵抗線条における変化は全く容
易に調節され得る。典型的には、第１図に関して述べた
抵抗線条は、補正なしには、線形性からの０．１％の偏
差が通常許容され得る線形性から５乃至１０％のバラ付
きを呈する。 第１図に例示される本発明の不透明なタブレットに関す
る補正法は、連続する各節点即ち格子素子の抵抗線条と
の結合部間の抵抗が測定され、その場所の抵抗値が決定
されるものである。このため、タブレット上の物理的領
域においては抵抗測定が行なわれ、これらの測定から座
標が計算される。第２２図においては、この試みの例示
がなされている。同図においては、軸７７０はタブレッ
ト即ち面上の格子素子間の実際の物理的領域位置を表わ
し、この軸７７０に沿った位置はＸ座標に対してはｉ、
ｙ座標に対してはｊで示される。もし評価ならば、！１
ｉ７７０に沿った如何なる抵抗線条即ちチェーンにおい
ても、補正する線形位置が軸７７２に沿って生じて計算
された座標位置ｘ（ｉ）またはｙ（ｊ）を表わすことに
なる。このような完全であるが実際には得られない線形
性は直線７７４により表わすことができ、その結果軸７
７０に沿った均等な物理的位置の増分の測定は軸７７２
に沿った対応した均等な増分をもたらすことになろう。 しかし、評価される抵抗チェーン即ち線条の非線形性の
故に、７７６に示される如きカーブが生成され、軸７７
０に沿った均一な増分に対する読みはカーブ７７６を規
定する小さな円により表わされる。測定された各位に対
する軸７７２に沿った計算による座標位置の対応する増
分は、円から軸７７２までの点線の水平線により表わさ
れる。増分の変動の非均一性に留意されたい。手近に示
すために、メモリーか保有する索引表を実際的にするよ
うに、信号定義域において＠ ７７２に沿って生じた増
分は均等な間隔が与えられねばならない。軸７７０に沿
った増分間隔と対応するこのような規則的な間隔は、カ
ーブ７７６に沿った四角ブロックの位置により表わされ
る。これは、＠７７２に沿う計算された位置ｘ（ｉ）ま
たはｙ（ｊ）に対する後者の規則的な間隔の増分の生成
であり、本発明による補正表として提供される軸７７０
における対応する物理的領域の座標値の対応する計算で
ある。 更に、補正のための別の試みか多項式の図形接近法によ
るものとなろうことは当業者により着想されよう。 第２３Ａ図においては、オフライン補正プログラムがフ
ロー・チャート形態で示されている。ブロック７７８に
示されるように、１つのデータ・セットが格子毎または
節点毎にタブレットの適当な境界に沿う抵抗の測定から
集められ、Ｒｘ（ｉ）およびＲｙ（ｊ）はこれらの点間
の抵抗の測定値を表わす。測定された点は物理的領域に
おける規則的な増分を呈すること、これら増分はＸ座標
に沿って１からｎまでの範囲にあるｉとして表わされ、
またｙ座標方向においては１からｎまでの範囲にある物
理的領域におけるｊとして表わされる。 従って、オフライン（生産）プログラムは、収集された
データ・セットからの値ｘ （ｉ）およびｙ （ｊ）を
計算するよう作用する。これらの計算された座標を得る
数式はブロック７８０に示される。 これら座標は物理的領域にあって、どの位置が軸７７２
に関して述べたように計算されるかを示し、小さな丸が
第１６図のカーブ７７６を規定する。ブロック７８０に
示さね情報を得ると同時に、プログラムは初期変数が確
保されるブロック７８２に示される手順を実行するが、
増分ｉおよびｊは１に正規化され、どれだけの増分が必
要が、即ち索引表の境界は何であるかについての判定が
行なわれる。このため、値ｘｍｉｎ 、ｍａｘおよびＹ
ｎ＋ｉ。、ｙｍａｘが決定される。 情報がこのように決定されると、プログラムは、点線の
タイトルのブロック７８４で第２３Ｂ図に示される節点
Ａによって示されるように進行する。ブロック７８４に
示されるように、Ｘの補正表が計算さ打、×（１）係数
か与えられてＸ座標の補正表を得る。ブロック７８６に
示されるように、Ｘの補正因数において使用される等し
い増分の値が決定されＸｒと呼ばれ、図に示されるよう
にこの目的のため直線分割か用いられる。次にブロクラ
ムは、ブロック７８８に示されるように、Ｘｒのシーケ
ンスと補正する物理的領域の値を決定しようとする。実
際に、均一な増分された各四角の位置を束縛する線形７
７６内の丸の値について探索か行なわわる。このため、
各Ｘ１毎に、ｘ（ｉ’） ｘ、 ｘ（ｉ’ ＋
ｌ）となる探索条件が確立される。実際に、値ｉ゛はシ
ステムの信号定義域における等しい増分である増分Ｘｒ
と対応する物理的領域における字間である。値ｉ゛が一
旦決定されると、線形補間操作が索引メモリーに置かれ
る物理的領域のＸ座標係数を見出すため、ブロック７９
０で示されるように行なわわる。この値は、例えば、カ
ーブ７７６に沿うある等しい増分の四角の位置と対応す
る第１６図のｌＩ！ｌｌｌ７７０に沿う物理的領域位置
と対応している。次に、ブロクラムはブロック７９２に
おける照会まで進み、ここで表の境界の終りに達したが
、即ちｉが値１１１１ａつまで増分されたかについて判
定か行なわれる。最大値に達していない場合には、線７
９４により示されるように、ｉに対する値がまだけ増分
され、線７９８で示されるように、プログラムは索引表
の係数の計算を続行する。ブロック７９２における照会
結果が肯定ならば、節点Ｂに示されるようにプログラム
は続行する。 第２３Ｃ図においては、節点Ｂか再び点線ブロック８０
０により現わされ、この時プログラムがＸ座標方向に対
する補正表の値の計算を行なうことを示す。ブロック８
０２に示すように、等しい増分ｙ１がブロック７８６に
関連して述へたと同様に計算され、専ら除算が行なわれ
る。この値によれば、ブロック８０４で示すように、増
分ｙ、の物理的領域の空間における値か決定され、ｊ゛
で示される。この値によれば、ｙ座標係数Ｙ （ｊ）を
決定する線形補間が図に示したように行なわれ、この値
は規則的な増分の信号定義域の値を表わすアドレスに関
して索引表に対して与えられる。次いて、プログラムは
ブロック８０８の照会に進み、ここで最後の増分が評価
されたかどうかについて判定か行なわわ、もしそうでな
ければ、線１８およびブロック８１２に示すように、値
ｊがまだけ増分され、線８目で示されるように、次のＸ
座標の索引表へのエントリが決定される。ブロック８０
８における照会結果か肯定ならば、ブロクラムはブロッ
ク８１６で示されるように終了する。 次に、第２０Ｄ図のブロック７０２に関して「オンライ
ン」で用いられるエラー補正ルーチンの詳細については
、このルーチンかハ・ソファ８１８における命令で開始
することか示される第２４図を参照する。本システムは
１つのＸ座標の値を記述する１６ヒツトのワードを生じ
ることか想起されよう。ブロック８１８はメモリーにア
クセスするための指標を生じるよう作用し、こわは選択
数の下位のヒツトをマスクすることにより行なわれる。 このようにマスクされた数のヒ−：／ｌ−は、メモリー
か保持する表に対する索引場所の数と逆に変化する。例
えば、３２のエントリに対してマスクされたＮヒ、ント
の数は１１として選択することかできるが、 ２５６の
エントリ・アーキテクチャを有する表は更に大きな指標
数を要し、このためＮに対する値は例えば比較的小さな
値８として選択することかできる。 ブロック８２Ｃ’に示されるように、同じ手順がＸ座標
の清報に対して用いられ、その結果の指標値はＸ′およ
びｙ′として与えられる。この時、ブロクラムは、ブロ
ック８２２で示される如き残数即ち下位の数を決定し、
ここて表の２つのアクセス指標点間の数値を表わす値Ｘ
およびｙが生成される。表をアクセスするための実際の
指標はブロック８２４における命令に従って生成される
が、ここてＸ。、８はＸ ｂａｓ。プラス指標値Ｘ”と
して識別さ九るある基底値と等しくなる。同じ操作かＸ
座標に関しても行なわれ、ここではｙ。、Ｘが表をアク
セスするためのある基底値ｙｂａｓｅと等しくなり、こ
れは次いで指標数ｙ゛に加算される。この時、Ｒｆ Ｘ
ａかブロック８２６に示されるようにＸおよびｙとして
識別されてアクセスされると、加重因数ＦＸＩおよびＦ
Ｘ２がＸの値に加えられ、加重因数ＦＹＩおよびＦＹ２
がｙの値に加えられる。前のように、Ｎは上記のように
マスクされた下位のヒツトの数である。 次いで、ブロクラムはブロック８２８に示される如き加
算命令を続行するが、ここでＸ座標に対する補正値およ
びＸ座標に対する補正値（ｘｃｏｒｒおよびｙ。Ｑｒｒ
）か得られる。このため、値ＸＡは適当な指標において
見出された表の値であり、この値は加重因数ＦＸＩによ
り乗算される。その結果の積は、表における次のアドレ
ス場所の積と加算され、ＸＡは加重因数ＦＸ２により乗
算される。 同し積が補正されるＸ座標の値の生成に用いられ、この
時２つの補正値がブロック８３０で示されるようにＸお
よびｙで表わされる。ブロック８３２に示されるように
、ルーチンは主プログラムに戻る。 第１１Ａ図乃至第１１ｃ図に関して述べたように平行な
抵抗チェーン駆動回路と共に用いられる補正手順は、こ
れらの別の抵抗素子においては更に複雑なものとなる。 スタイラス１４４の相当物がタブレット１００の表面上
にある格子パターンにおいて規則的な増分て配置されて
読みが行なわれる本実施例によりエラーの補正を行なう
ために、二次元の補正手法を用いることもできる。この
場合、こ九らの読みは二次元的に調整されて、更に物理
的領域の場所に変換される規則的に増分する信号定義域
出力を提供する。このため、メモリーに保有される索引
表は、信号定義域のティジタル位置選択信号と対応する
値として得られ、かつ信号定義域内のアドレス値の規則
的に増分１″るシーケンスを確保するよう調整される、
タブレット面における物理的領域の予め確保された位置
の予め定めた格子列内の各位置について確立される計算
された物理的領域の座標値を保持する。本装置によりオ
フラインで用いられる制御法は受取ったテイジタル化さ
れた各座標のディジタル位置信号に応答して、これに対
応するアドレス値を生じ、アドレス値についてメモｌノ
ーをアクセスしてこれと対応する計算された物理的領域
の座標値を検索し、次いで受取ったディジタル位置信号
に従って選択即ち二次元補間加重操作によりこわらの計
算された物理的領域の座標値を調整するよう機能する。 この選択に関するこれ以上の説明については、米国特許
出願第０６／第２，７３３号（本文に掲げた）を参照さ
れたい。 本文に述べたシステム、方法および装置においては、本
文に含まれる本発明の範囲から逸脱することなくある変
更が可能であるため、本発明の記述および図面に含まれ
る全ての事柄は例示てあってこれに限定されるべきもの
ではないことを理解すべきである。
第１Ａ図乃至第１Ｃ図は本発明の全体的特徴を示す本発
明によるエレクトログラフ装置の実施例の概略図、第２
図は第１図の位置に応答する表面の格子素子構造を示す
１次元図、第３図は抵抗線をその境界に沿って示す本発
明のエレクトログラフ装置の格子構造の部分図、第４図
は第３図の構造の部分断面図、第５図は本発明の補正特
性のないディジタイザ・タブレットに沿った約１］、４
３ｍｍ（０，４５インチ）毎のデータ点により形成され
た格子のプロット図、第６Ａ図は従来技術の格子素子構
造を示す部分平面図、第６Ｂ図は本発明による格子素子
構造を示す部分平面図、第７図は本発明による格子素子
の幾何学的補正による第５図と類似の格子プロット図、
第８図は１つの座標方向に沿った本発明による中間ター
ミナル駆動および接地法を用いた第５図と類似する格子
プロット図、第９図は１つの座標方向に沿った中間ター
ミナル格子駆動および接地効果を示す第５図と類似の格
子プロット図、第１Ｏ図は２つの座標方向に沿フた内部
の多重駆動および接地法を提供する第５図と関連して示
した格子プロット図、第１１Ａ図乃至第１１ｃ図は抵抗
チェーンの位置応答面の全ての境界の周囲における抵抗
チェーンを示す本発明のエレクトログラフ装置の別の実
施態様を示す概略図、第１２図は本発明の装置の位置応
答面を構成する１つの構造を示す部分断面図、第１３図
は本発明によるエレクトログラフ装置の構造に対する別
の構成の試みを示す断面図、第１４図はエレクトログラ
フ装置のための透明な位置に応答する格子層と関連して
生じるエラーを調へるための相当回路図、第１５図はエ
レクトログラフ装置のエラーおよび格子面の位置の百分
比の関係を示すグラフ、第１６Ａ図乃至第１６ｃ図は本
発明の装置と共に使用されるイ」勢駆動回路を示す概略
図、第１７図は本発明の装置と共に使用される減結合回
路を示す回路図、第１８図は本発明と共に使用される如
きピックアップおよび信号処理を行なう回路の概略図、
第１９Ａ図乃至第１９Ｄ図は本発明の装置と共に使用さ
れるマイクロプロセッサで駆動される制御部の回路を示
す区分図、第２０Ａ図乃至第２０ｆ図は本発明のマイク
ロプロセッサ駆動部か実行する汎用プロダラムのフロー
・チャート、第２１Ａ図乃至第２１Ｃ図はＡＤＲＥＡＤ
制御ルーチンを説明するフロー・チャート、第２２図は
理想的かつ典型的な場合における計算された座標位置に
関する位置応答タブレットに沿った物理的な領域位置を
比較するグラフ、第２３Ａ図乃至第２３Ｃ図は本発明の
エレクトログラフ装置と共に使用されるエラー補正索引
表を生じる手法を説明するフロー・チャート、および第
２４図は第２３Ａ図乃至第２３Ｃ図のフロー・チャート
と関連して生じるメモリーが保持する補正表に関連して
エラーの補正を行なうため用いられるルーチンのフロー
・チャートである。 １０・・・タブレット、１６・・・格子素子、１８．２
２・・・抵抗チェーン、２０・・・素子、２４・・・タ
ーミナル、２８・・・交流電圧ソース、３０．３２．３
７．３９．４１．４３．５２．５４・・・線、３４．３
６・・・スイッチンク素子、３８・・・制御ブτゴック
、４０・・−スタイラス、４２・・・ケーブル、４４・
・・前置増幅段、４８・・・交流／直流変換段、５０・
・・ディジタル変換段、５５・・・タブレット、５６・
・・支持基板、５７．５８・・・線条、５９・・・境界
、６１・・・抵抗線条、６３・・・リード列、６４・・
・ターミナル接続部、６５・・・ターミナル入力、６（
）、６７・・・プラスチック・カバー、１００・・・タ
ブレット、＋０２ 、＋０４・・・境界、１０６・・・
格子素子列、＋０８．１１０・・・抵抗チェーン、１１
２ 、 １１．３・・・ターミナル、１１６．１１８・
・・スイッチンク素子、１２０・・・ソース、１２２・
・・制御部、１２８・・・格子素子、１３０．１３２・
・・抵抗チェーン、１３４ 、１３６・・・ターミナル
、＋３８．１４０・・・スイッチンク素子、１４４・・
・スタイラス、１４８・・・前置増幅器、１５０・・・
帯域フ“イルタ機能部、１５９・・・基板、１６６・・
・絶縁性コーティング、１６７・・・格子列。 第２図 第３図 第４図 第１２図 第１３図 第１４図 第２０Ａ図
明によるエレクトログラフ装置の実施例の概略図、第２
図は第１図の位置に応答する表面の格子素子構造を示す
１次元図、第３図は抵抗線をその境界に沿って示す本発
明のエレクトログラフ装置の格子構造の部分図、第４図
は第３図の構造の部分断面図、第５図は本発明の補正特
性のないディジタイザ・タブレットに沿った約１］、４
３ｍｍ（０，４５インチ）毎のデータ点により形成され
た格子のプロット図、第６Ａ図は従来技術の格子素子構
造を示す部分平面図、第６Ｂ図は本発明による格子素子
構造を示す部分平面図、第７図は本発明による格子素子
の幾何学的補正による第５図と類似の格子プロット図、
第８図は１つの座標方向に沿った本発明による中間ター
ミナル駆動および接地法を用いた第５図と類似する格子
プロット図、第９図は１つの座標方向に沿った中間ター
ミナル格子駆動および接地効果を示す第５図と類似の格
子プロット図、第１Ｏ図は２つの座標方向に沿フた内部
の多重駆動および接地法を提供する第５図と関連して示
した格子プロット図、第１１Ａ図乃至第１１ｃ図は抵抗
チェーンの位置応答面の全ての境界の周囲における抵抗
チェーンを示す本発明のエレクトログラフ装置の別の実
施態様を示す概略図、第１２図は本発明の装置の位置応
答面を構成する１つの構造を示す部分断面図、第１３図
は本発明によるエレクトログラフ装置の構造に対する別
の構成の試みを示す断面図、第１４図はエレクトログラ
フ装置のための透明な位置に応答する格子層と関連して
生じるエラーを調へるための相当回路図、第１５図はエ
レクトログラフ装置のエラーおよび格子面の位置の百分
比の関係を示すグラフ、第１６Ａ図乃至第１６ｃ図は本
発明の装置と共に使用されるイ」勢駆動回路を示す概略
図、第１７図は本発明の装置と共に使用される減結合回
路を示す回路図、第１８図は本発明と共に使用される如
きピックアップおよび信号処理を行なう回路の概略図、
第１９Ａ図乃至第１９Ｄ図は本発明の装置と共に使用さ
れるマイクロプロセッサで駆動される制御部の回路を示
す区分図、第２０Ａ図乃至第２０ｆ図は本発明のマイク
ロプロセッサ駆動部か実行する汎用プロダラムのフロー
・チャート、第２１Ａ図乃至第２１Ｃ図はＡＤＲＥＡＤ
制御ルーチンを説明するフロー・チャート、第２２図は
理想的かつ典型的な場合における計算された座標位置に
関する位置応答タブレットに沿った物理的な領域位置を
比較するグラフ、第２３Ａ図乃至第２３Ｃ図は本発明の
エレクトログラフ装置と共に使用されるエラー補正索引
表を生じる手法を説明するフロー・チャート、および第
２４図は第２３Ａ図乃至第２３Ｃ図のフロー・チャート
と関連して生じるメモリーが保持する補正表に関連して
エラーの補正を行なうため用いられるルーチンのフロー
・チャートである。 １０・・・タブレット、１６・・・格子素子、１８．２
２・・・抵抗チェーン、２０・・・素子、２４・・・タ
ーミナル、２８・・・交流電圧ソース、３０．３２．３
７．３９．４１．４３．５２．５４・・・線、３４．３
６・・・スイッチンク素子、３８・・・制御ブτゴック
、４０・・−スタイラス、４２・・・ケーブル、４４・
・・前置増幅段、４８・・・交流／直流変換段、５０・
・・ディジタル変換段、５５・・・タブレット、５６・
・・支持基板、５７．５８・・・線条、５９・・・境界
、６１・・・抵抗線条、６３・・・リード列、６４・・
・ターミナル接続部、６５・・・ターミナル入力、６（
）、６７・・・プラスチック・カバー、１００・・・タ
ブレット、＋０２ 、＋０４・・・境界、１０６・・・
格子素子列、＋０８．１１０・・・抵抗チェーン、１１
２ 、 １１．３・・・ターミナル、１１６．１１８・
・・スイッチンク素子、１２０・・・ソース、１２２・
・・制御部、１２８・・・格子素子、１３０．１３２・
・・抵抗チェーン、１３４ 、１３６・・・ターミナル
、＋３８．１４０・・・スイッチンク素子、１４４・・
・スタイラス、１４８・・・前置増幅器、１５０・・・
帯域フ“イルタ機能部、１５９・・・基板、１６６・・
・絶縁性コーティング、１６７・・・格子列。 第２図 第３図 第４図 第１２図 第１３図 第１４図 第２０Ａ図
Claims (31)
- （１）絶縁性を有する支持体と、 該支持体上に最初から最後まで配置された長く細い平行
に相互に隔てられた格子素子の第１の列と、 該格子素子の第１の列から隔てられある角度をなすよう
にされた、最初から最後まで前記支持体上に配置された
長く細い平行に相互に隔てられた格子素子の第２の列と
、 隣接して配置された前記第１の列の格子素子と結合され
て、その間に個々の抵抗を提供する第１の抵抗装置と、 前記の最初と最後の格子素子に隣接して前記第１の抵抗
装置と結合された第１のターミナル装置と、 隣接して配置された前記第２の列の格子素子と結合され
て、その間に個々の抵抗を提供する第２の抵抗装置と、 前記の最初と最後の格子素子に隣接して前記第２の抵抗
装置と結合された第２のターミナル装置と、 時間と共に変化する選択周波数の付勢ソースと、 第１の操作モードの間、該ソースと対応する付勢信号を
前記第１のターミナル装置に対して選択的に加え、また
第２の操作モードの間、前記ソースと対応する付勢信号
を前記第２のターミナル装置に対して選択的に加えるよ
う制御可能なスイッチング装置と、 前記第１と第２のモードの間、前記第１と第２の列の前
記格子素子と選択的相互作用を生じるように前記支持体
の周囲に隣接して運動可能で、位置の信号の取得を行な
う位置決め装置と、前記位置の信号に応答して位置のデ
ィジタル信号を生じる検出回路装置と、 前記第１と第２の抵抗装置の前記の個々の抵抗の値と対
応する計算された補正値を生じるようアドレス指定可能
な記憶装置と、 前記ディジタル位置信号に応答して前記記憶装置をアド
レス指定し、前記の対応する補正値を生じかつ該補正値
に関する座標対の出力信号を生じるよう前記スイッチン
グ装置を制御する制御装置とを設けることを特徴とする
位置応答装置。 - （２）前記スイッチング装置が、前記第１の操作モード
の間、前記第２のターミナル装置に対して１つの接地電
位を加えて接地面を確保し、かつ第２の操作モードの間
、前記第１のターミナル装置に対して１つの接地電位を
加えて接地面を確保するように制御可能であることを特
徴とする特許請求の範囲第１項記載の位置応答装置。 - （３）前記スイッチング装置が、 前記選択周波数のソースに応答してこれから１つの交流
電流を生じるコンバータ装置と、開路および閉路状態を
生じるように前記制御装置から制御可能であり、かつ前
記の閉路状態にある時、前記交流信号に応答して１つの
出力側においてその伝達を行なうソリッドステート・ス
イッチ装置と、 該ソリッドステート・スイッチ装置の出力と結合しかつ
接地された入力ターミナルを有し、かつ前記ソリッドス
テート・スイッチ装置の閉路状態に応答して、前記第１
と第２のターミナル装置と結合されて前記付勢信号とし
て前記出力から前記交流信号を変換し、また前記ソリッ
ドステート・スイッチ装置の開路状態に応答して、前記
接地電位を生じるフォロワ装置出力を有する電圧フォロ
ワ装置とからなることを特徴とする特許請求の範囲第１
項記載の位置応答装置。 - （４）前記スイッチング装置の電圧フォロワ装置が、前
記第１のターミナル装置と結合された第１と第２の演算
増幅段と、前記第２のターミナル装置と結合された第３
と第４の演算増幅段とからなり、 前記第１と第２と第３と第４の演算増幅段 が、相互に整合された選択抵抗値の抵抗素子を含む各フ
ィードバック経路を有することを特徴とする特許請求の
範囲第３項記載の位置応答装置。 - （５）前記記憶装置の計算された補正値が、信号定義域
内のアドレス指定可能な値の規則的に増分するシーケン
スと対応するように調整される、前記の隣接して配置さ
れた格子素子における物理的領域内に生じた前記各第１
と第２の抵抗装置の個々の抵抗に対して確立された信号
定義域の位置の出力と補正する物理的領域の値として与
えられることを特徴とする特許請求の範囲第１項記載の
位置応答装置。 - （６）前記制御装置は、前記ディジタル位置信号に応答
してこれから前記のアドレス指定可能な値を生じ、アド
レス指定可能な値について前記記憶装置にアクセスして
前記補正値を得、この得られた補正値の補間的な加重操
作により前記の座標対の出力信号を生じることを特徴と
する特許請求の範囲第５項記載の位置応答装置。 - （７）位置に応答する面が選択的にアクセスされて、ア
クセスされる位置と対応する出力を生じるため処理され
る電気信号を生じ、前記面が、絶縁性を有する支持体と
、該支持体上に最初から最後まで配置された長く細い平
行に相互に隔てられた格子素子の第１の列と、該格子素
子の第１の列から隔てられ、ある角度を付されて前記支
持体上に最初から最後まで配置された長く細い平行に相
互に隔てられた格子素子の第２の列と、節点位置におい
て前記第１の列の隣接して配置された格子素子と結合さ
れて前記節点位置間に個々の抵抗を提供する第１の抵抗
装置と、節点位置において前記第２の列の隣接して配置
された格子素子と結合されてその間に個々の抵抗を提供
する第２の抵抗装置とを有するように構成されるシステ
ムにおける、前記の与えられた出力の値を補正する方法
において、 信号定義域内のアドレス値の規則的に増分するシーケン
スと対応して調整される、前記第１と第２の抵抗装置の
前記各節点位置毎に確保された信号定義域の選択出力と
対応する値から生じる計算された物理的領域の座標値を
保持するためのメモリーを提供し、 前記の与えられた出力から前記アドレス値を生じ、 前記アドレス値において前記メモリーをアクセスして、
前記の与えられた出力に従って、計算された物理的領域
の座標値をその補間的加重操作により得て、補正された
前記の与えられた出力を生じ、 前記の与えられた補正出力を出力して、前記のアクセス
した位置を前記面上に表わす座標情報を得ることからな
ることを特徴とする方法。 - （８）前記アドレス値が、前記の与えられた出力として
生成されたディジタル信号の選択上位ビットから得られ
ることを特徴とする特許請求の範囲第７項記載の方法。 - （９）補間的加重操作による前記のアクセスされた計算
による物理的領域の座標値の前記調整が、前記の与えら
れた出力から得、かつ前記のアクセスされた計算による
物理的領域座標値に対して加えられる加重因数により行
なわれることを特徴とする特許請求の範囲第８項記載の
方法。 - （１０）絶縁性を有する支持体と、該支持体上に最初か
ら最後まで配置された長く細い平行に相互に隔てられた
格子素子の第１の列と、該格子素子の第１の列から隔て
られ、ある角度を付され前記支持体上に最初から最後ま
で配置された長く細い平行に相互に隔てられた格子素子
の第２の列と、節点位置において前記第１の列の隣接し
て配置された格子素子と結合されて前記節点位置間に個
々の抵抗を提供する第１の抵抗装置と、節点位置におい
て前記第２の列の隣接して配置された格子素子と結合さ
れてその間に個々の抵抗を提供する第２の抵抗装置とを
含む形式の位置に応答する面の信号定義域内のアクセス
される場所と対応する信号定義域における位置の出力を
補間的に補正する際使用されるメモリーの保有する索引
表を生成する方法において、 前記第１と第２の抵抗装置に対する前記の物理的領域の
節点位置において前記個々の抵抗により確立される信号
定義域出力として前記面から入力データ・セットを収集
し、 前記第１と第２の抵抗装置とそれぞれ対応する第１と第
２の座標方向に対する最大および最小の信号定義域の値
として、前記入力データ・セットの範囲を決定し、 前記第１と第２の座標方向とそれぞれ対応する前記の最
大と最小の信号定義域の値の間に拡がる規則的に増分す
るアドレス決定可能な値の第１と第２のセットを生じ、 前記第１と第２の各座標方向に対する前記のアドレス決
定可能な値と対応する前記面上の物理的領域の座標位置
の値を線形補間操作により得て、 前記の対応する信号定義域のアドレス決定可能な値と組
合せて、前記メモリーに前記の補間操作された物理的領
域の座標位置の値を置くことからなることを特徴とする
方法。 - （１１）絶縁性を有する支持体と、 第１と第２の境界間に延長しかつ前記支持体装置上に最
初から最後まで相互に隔てられた平行な位置関係に配置
された長い透明の格子素子のｘ座標列と、 前記ｘ座標列の格子素子から隔てられて第３と第４の境
界間に延長しかつ前記支持体装置上に最初から最後まで
相互に隔てられた平行な位置関係に配置された長く透明
な格子素子のｙ座標列と、 前記第１の境界により、前記ｘ座標列の隣接して配置さ
れた格子素子と結合されてその間に個々の抵抗を提供す
る第１のｘ座標の抵抗装置と、 前記第２の境界により、前記ｘ座標の格子列の隣接して
配置された格子素子と結合されてその間に個々の抵抗を
提供する第２のｘ座標の抵抗装置と、 前記の最初と最後の格子素子に隣接する前記第１と第２
のｘ座標の抵抗装置と結合されてこれに対して付勢信号
を伝達するｘ座標のターミナル装置と、 前記第１の境界において、前記ｙ座標の列に隣接して配
置された格子素子と結合されてその間に個々の抵抗を提
供する第１のｙ座標の抵抗装置と、 前記第２の境界において、前記ｙ座標の格子列の隣接し
て配置された格子素子と結合されてその間に個々の抵抗
を提供する第２のｙ座標の抵抗装置と、 前記の最初と最後の格子素子に隣接する前記第１と第２
の第２のｙ座標の抵抗装置と結合されてこれに対して前
記付勢信号を伝達するｙ座標ターミナル装置と、 時間と共に変化する選択周波数の付勢ソースと、 第１の操作モードの間、該ソースと対応する付勢信号を
前記ｘ座標のターミナル装置に対して選択的に加え、か
つ第２の操作モードの間、前記付勢信号を前記ｙ座標の
ターミナル装置に対して選択的に加えるように制御可能
なスイッチング装置と、 前記第１と第２のモードの間、前記格子素子の前記ｘ座
標およびｙ座標の列と選択相互作用を生じて位置の信号
の取得を行なうように前記支持体の周囲に隣接して運動
可能な位置決め装置と、前記位置の信号に応答してディ
ジタル位置信号を生じる検出回路装置と、 前記スイッチング装置を制御しかつ前記ディジタル位置
信号を処理してこれに対する座標対の出力信号を生じる
制御装置とを設けることを特徴とする位置応答装置。 - （１２）前記スイッチング装置が、前記第１の操作モー
ドの間接地電位を前記ｙ座標のターミナル装置に対して
加えて前記格子素子のｙ座標列に接地面を確立し、かつ
前記第２の操作モードの間前記ｘ座標のターミナル装置
に対して接地電位を加えて前記の格子素子のｘ座標列に
接地面を確立するように制御可能であることを特徴とす
る特許請求の範囲第１１項記載の位置応答装置。 - （１３）前記スイッチング装置が、 前記の選択周波数ソースに応答してこれから交流信号を
生じるコンバータ装置と、 開路および閉路状態を生じるように、かつ前記閉路状態
において前記交流信号に応答してその伝達を行なうよう
に前記制御装置から制御可能であるソリッドステート・
スイッチ装置と、 該ソリッドステート・スイッチ装置の出力側と結合され
かつ接地された入力ターミナルを有し、かつ前記ソリッ
ドステート・スイッチ装置の閉路状態に応答して、前記
ｘ座標とｙ座標のターミナル装置と結合されて前記付勢
信号として前記出力から前記交流信号を変換し、また前
記ソリッドステート・スイッチ装置の開路状態に応答し
て、前記接地電位を生じるフォロワ装置出力を有する電
圧フォロワ装置とからなることを特徴とする特許請求の
範囲第１１項記載の位置応答装置。 - （１４）前記スイッチング装置の電圧フォロワ装置が、
前記ｘ座標のターミナル装置と結合された第１と第２の
演算増幅段と、前記ｙ座標のターミナル装置と結合され
た第３と第４の演算増幅段とからなり、前記第１と第２
と第３と第４の演算増幅段が、相互に整合された選択抵
抗値の抵抗素子を含む各フィードバック経路を有するこ
とを特徴とする特許請求の範囲第１３項記載の位置応答
装置。 - （１５）前記格子素子の前記ｘ座標列とｙ座標列がイン
ジウム・スズ酸化物の線条としてて設けられることを特
徴とする特許請求の範囲第１１項記載の位置応答装置。 - （１６）信号定義域の前記ディジタル位置選択信号と対
応する値として生じ、かつ前記信号定義域内のアドレス
値の規則的に増分するシーケンスを確立するように調整
された、物理的領域の予め確立された位置の予め定めた
格子列内の各位置に対して確立された計算による物理的
領域の座標値を保有する記憶装置を更に設け、 前記制御装置は、これにより受取られた前記の与えられ
たディジタル位置信号の各々に応答してこれと対応する
前記アドレス値を生じ、前記アドレス値における前記記
憶装置をアクセスしてこれと対応する計算による物理的
領域の座標値を検索し、また前記の受取ったディジタル
位置信号に従ってその選択寸法の補間的加重操作により
前記の計算された物理的領域の座標値を調整して前記の
補正された座標対の出力信号を生じることを特徴とする
特許請求の範囲第１１項記載の位置応答装置。 - （１７）最初から最後まで１つの順序で配列され、かつ
位置決め具が接近できる作用面と最も近い操作的な近接
度となるように配置されて第１の座標位置情報を生じる
平行に隔てられた格子素子の第１の列と、 第２の座標位置情報を生じるように最初から最後まであ
る順序で配列され、前記第１の列から予め定めた距離だ
け隔てられかつある角度を付されて、前記第１と第２の
列内の相互に隔てられた格子素子の交差位置をそれぞれ
確立する平行に隔てられた格子素子の第２の列と、 前記第１と第２の列間にあってその間に前記間隔を生じ
る絶縁装置と、 前記第１の列内の前記格子素子は、前記交差位置に隣接
する第１の巾と、該第１の巾よりも大きなその外方の第
２の巾とを有し、 前記第２の列内の前記格子素子は、前記交差位置に隣接
する第３の巾と、該第３の巾よりも大きなその外方の第
４の巾とを有し、 前記第１の列の隣接して配置された格子素子と結合され
てその間に個々の抵抗を提供する第１の抵抗装置と、 前記第２の列の隣接して配置された格子素子と結合され
てその間に個々の抵抗を提供する第２の抵抗装置と、 前記第１の抵抗装置の前記の最初と最後の格子素子に隣
接して該抵抗装置と結合された第１のターミナル装置と
、 前記第２の抵抗装置の前記の最初と最後の格子素子に隣
接して該抵抗装置と結合された第２のターミナル装置と
、 時間と共に変化する選択周波数の付勢ソースと、 第１の操作モードの間、該ソースと対応する付勢信号を
前記第１のターミナル装置に対して選択的に加えて前記
第１の抵抗装置に沿って電位勾配を確立し、かつ第２の
操作モードの間、前記ソースと対応する付勢信号を前記
第２のターミナル装置に対して選択的に加えるように制
御可能なスイッチング装置と、 前記第１と第２の操作モードを生じるように前記スイッ
チング装置を制御する制御装置とを設けることを特徴と
する位置応答装置。 - （１８）前記第４の巾が前記第２の巾よりも大きなこと
を特徴とする特許請求の範囲第１７項記載の位置応答装
置。 - （１９）前記第２の巾が約１４．９９ｍｍ（０．５９イ
ンチ）であり、かつ前記第４の巾が約２０．０７ｍｍ（
０．７９インチ）であることを特徴とする特許請求の範
囲第１７項記載の位置応答装置。 - （２０）前記第１のターミナル装置間の少なくとも１つ
の位置において前記第１の抵抗装置と結合された第３の
ターミナル装置を設け、 前記スイッチング装置が、前記第２の操作 モードの間、前記第１のターミナル装置および前記第３
のターミナル装置を有効接地電位と結合するよう制御可
能であることを特徴とする特許請求の範囲第１７項記載
の位置応答装置。 - （２１）前記第２のターミナル装置間の少なくとも１つ
の位置において前記第２の抵抗装置と結合された第４の
ターミナル装置を設け、 前記スイッチング装置が、前記第１の操作 モードの間、前記第２のターミナル装置および前記第４
のターミナル装置を有効接地電位と結合するよう制御可
能であることを特徴とする特許請求の範囲第２０項記載
の位置応答装置。 - （２２）前記第１のターミナル装置間の少なくとも予め
定めた位置において前記第１の抵抗装置と結合された第
５のターミナル装置を設け、 前記スイッチング装置が前記ソースと対応する前記第５
のターミナル装置に対して付勢信号を加えるよう制御可
能であり、前記第１の操作モードの間、前記の予め定め
た位置における前記電位の勾配のある選択値に対して比
例的に減衰させられることを特徴とする特許請求の範囲
第１７項記載の位置応答装置。 - （２３）前記第２のターミナル装置間の予め定めた位置
において前記第２の抵抗装置と結合された第６のターミ
ナル装置を設け、 前記スイッチング装置が前記ソースと対応する前記第６
のターミナル装置に対して付勢信号を加えるよう制御可
能であり、前記第２の操作モードの間、前記の予め定め
た位置における前記電位の勾配のある選択値に対して比
例的に減衰させられることを特徴とする特許請求の範囲
第２２項記載の位置応答装置。 - （２４）前記第１と第２のモードの間、前記第１と第２
の列の前記格子素子と選択相互作用を生じるように前記
作用面の周囲に隣接して運動可能で、位置の信号の取得
を行なう位置決め装置と、前記位置信号に応答してディ
ジタル位置信号を生じる検出回路装置と、 前記第１と第２の抵抗装置の前記の個々の抵抗値と対応
する計算された補正値を生じるようアドレス指定可能な
記憶装置とを設け、 前記制御装置が前記ディジタル位置信号に応答して、対
応する前記補正値を取得するため前記記憶装置をアドレ
ス指定し、かつこれに対する座標対の出力信号を生じる
ことを特徴とする特許請求の範囲第１７項記載の位置応
答装置。 - （２５）最初から最後まで１つの順序で配列され、かつ
位置決め具が接近できる作用面と最も近い操作的な近接
度となるように配置されて第１の座標位置情報を生じる
平行に隔てられた格子素子の第１の列と、 第２の座標位置情報を生じるように最初から最後まであ
る順序で配列され、前記第１の列から予め定めた距離だ
け隔てられある角度を付されて、前記第１と第２の列内
の相互に隔てられた格子素子の交差位置をそれぞれ確立
する平行に隔てられた格子素子の第２の列と、 前記第１と第２の列間にあってその間に前記間隔を生じ
る絶縁装置と、 前記第１の列の隣接して配置された格子素子と結合され
てその間に個々の抵抗を提供する第１の抵抗装置と、 前記第２の列の隣接して配置された格子素子と結合され
てその間に個々の抵抗を提供する第２の抵抗装置と、 前記第１の抵抗装置の前記の最初と最後の格子素子に隣
接して該抵抗装置と結合された第１のターミナル装置と
、 前記第２の抵抗装置の前記の最初と最後の格子素子に隣
接して該抵抗装置と結合された第２のターミナル装置と
、 前記第１のターミナル装置間の少なくとも１つの位置に
おいて前記第１の抵抗装置と結合された第３のターミナ
ル装置と、 前記第２のターミナル装置間の少なくとも１つの位置に
おいて前記第２の抵抗装置と結合された第４のターミナ
ル装置と、 第１の操作モードの間前記第１のターミナル装置を横切
って前記ソースと対応する付勢信号を選択的に加え、か
つ前記第２と第４のターミナル装置を同時に接地させ、
第２の操作モードの間第２のターミナル装置を横切って
前記ソースと対応する付勢信号を加え、かつ前記第１と
第３のターミナル装置を同時に接地させるように制御可
能なスイッチング装置と、 前記第１と第２の操作モードを生じるように前記スイッ
チング装置を制御する制御装置とを設けることを特徴と
する位置応答装置。 - （２６）前記第１と第２のモードの間、前記第１と第２
の列の前記格子素子と選択相互作用を生じるように前記
作用面の周囲に隣接して運動可能で、位置の信号の取得
を行なう位置決め装置と、前記位置信号に応答してディ
ジタル位置信号を生じる検出回路装置と、 前記第１と第２の抵抗装置の前記の個々の抵抗値と対応
する計算された補正値を生じるようアドレス指定可能な
記憶装置とを設け、 前記制御装置が前記ディジタル位置信号に応答して、対
応する前記補正値を取得するため前記記憶装置をアドレ
ス指定し、かつこれに対する座標対の出力信号を生じる
ことを特徴とする特許請求の範囲第２５項記載の位置応
答装置。 - （２７）最初から最後まで１つの順序で配列され、かつ
位置決め具が接近できる作用面と最も近い操作的な近接
度となるように配置されて第１の座標位置情報を生じる
平行に隔てられた格子素子の第１の列と、 第２の座標位置情報を生じるように最初から最後まであ
る順序で配列され、前記第１の列から予め定めた距離だ
け隔てられある角度を付されて、前記第１と第２の列内
の相互に隔てられた格子素子の交差位置をそれぞれ確立
する平行に隔てられた格子素子の第２の列と、 前記第１と第２の列間にあってその間に前記間隔を生じ
る絶縁装置と、 前記第１の列の隣接して配置された格子素子と結合され
てその間に個々の抵抗を提供する第１の抵抗装置と、 前記第２の列の隣接して配置された格子素子と結合され
てその間に個々の抵抗を提供する第２の抵抗装置と、 前記第１の抵抗装置の前記の最初と最後の格子素子に隣
接して該抵抗装置と結合された第１のターミナル装置と
、 前記第２の抵抗装置の前記の最初と最後の格子素子に隣
接して該抵抗装置と結合された第２のターミナル装置と
、 前記第１のターミナル装置間の予め定めた１つの位置に
おいて前記第１の抵抗装置と結合された第３のターミナ
ル装置と、 前記第２のターミナル装置間の予め定めた１つの位置に
おいて前記第２の抵抗装置と結合された第４のターミナ
ル装置と、 第１の操作モードの間、前記第１のターミナル装置に対
して前記ソースと対応する付勢信号を選択的に加え、ソ
ースと対応し、前記の予め定めた位置に対する前記電位
勾配の選択値に関して実質的に比例して減衰する付勢信
号を前記第３のターミナル装置に対して同時に加え、第
２の操作モードの間、前記ソースと対応する付勢信号を
前記第２のターミナル装置に対して加え、かつ前記ソー
スと対応し、前記の予め定めた位置に対する前記の電位
勾配の選択値に関して実質的に比例して減衰する付勢信
号を前記第４のターミナル装置に対し同時に加えるよう
制御可能なスイッチング装置と、 前記第１と第２の操作モードを生じるように前記スイッ
チング装置を制御する制御装置とを設けることを特徴と
する位置応答装置。 - （２８）前記第１と第２のモードの間、前記第１と第２
の列の前記格子素子と選択相互作用を生じるように前記
作用面の周囲に隣接して運動可能で、位置の信号の取得
を行なう位置決め装置と、前記位置信号に応答してディ
ジタル位置信号を生じる検出回路装置と、 前記第１と第２の抵抗装置の前記の個々の抵抗値と対応
する計算された補正値を生じるようアドレス指定可能な
記憶装置とを設け、 前記制御装置が前記ディジタル位置信号に応答して、対
応する前記補正値を取得するため前記記憶装置をアドレ
ス指定し、かつこれに対する座標対の出力信号を生じる
ことを特徴とする特許請求の範囲第２７項記載の位置応
答装置。 - （２９）位置に応答する面が選択的にアクセスされて、
アクセスされる位置と対応する出力を生じるため処理さ
れる電気信号を生じ、前記面が、絶縁性を有する支持体
と、該支持体上に最初から最後まで配置された長く細い
平行に相互に隔てられた格子素子の第１の列と、該格子
素子の第１の列から隔てられ、ある角度を付されて前記
支持体上に最初から最後まで配置された長く細い平行に
相互に隔てられて複数の格子素子の交差領域を確立する
格子素子の第２の列と、節点位置において前記第１の列
の隣接して配置された格子素子と結合されて前記節点位
置間に個々の抵抗を提供する第１の抵抗装置と、節点位
置において前記第２の列の隣接して配置された格子素子
と結合されてその間に個々の抵抗を提供する第２の抵抗
装置とを有するように構成されるシステムにおける、前
記の与えられた出力の値を生じる方法において、 時間と共に変化する選択周波数のソースと有効接地電位
を提供し、 第１の操作モードの間、前記最後の節点に隣接する前記
第１の抵抗装置に対して前記接地電位を同時に加え、そ
の後ソースおよび接地電位の前記の付加を交互に行ない
ながら、前記ソースを前記第１の節点に隣接する前記第
１の抵抗装置に対して加えることにより前記第１の列を
付勢し、前記第１の操作モードの間、前記第２の抵抗装
置の前記の最初と最後の節点に隣接しかつその間の少な
くとも１つの選択位置における該抵抗装置に対して接地
電位を加えることにより、前記第２の列を接地し、 第２の操作モードの間、前記最後の節点に隣接する前記
第２の抵抗装置に対して前記接地電位を同時に加え、そ
の後ソースおよび接地電位の前記の付加を交互に行ない
ながら、前記ソースを前記第１の節点に隣接する前記第
２の抵抗装置に対して加えることにより前記第２の列を
付勢し、前記第２の操作モードの間、前記第１の抵抗装
置の前記の最初と最後の節点に隣接しかつその間の少な
くとも１つの選択位置における該抵抗装置に対して接地
電位を加えることにより、前記第１の列を接地し、 前記第１と第２の操作モードの間信号に応答する位置決
め装置により前記面をアクセスして前記電気的信号を生
じ、 前記の電気的信号を処理して前記面における前記のアク
セスした位置を表わす座標情報を得ることからなること
を特徴とする方法。 - （３０）前記電気的信号を処理する前記ステップが、 信号定義域内のアドレス値の規則的に増分するシーケン
スと対応して調整される、前記第１と第２の抵抗装置の
前記各節点位置毎に確保された信号定義域の選択出力と
対応する値から生じる計算された物理的領域の座標値を
保持するためのメモリーを提供し、 前記の与えられた出力から前記アドレス値を生じ、 前記アドレス値において前記メモリーをアクセスして、
前記の与えられた出力に従って、計算された物理的領域
の座標値をその補間的加重操作により得て、補正された
前記の与えられた出力を生じ、 前記の与えられた補正出力を出力して、前記面上の前記
のアクセスした位置を表わす座標情報を得ることからな
ることを特徴とする特許請求の範囲第２９項記載の方法
。 - （３１）前記のアドレス値が、前記の与えられた出力と
して生成されたディジタル信号の上位ビット選択から生
じることを特徴とする特許請求の範囲第３０項記載の方
法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US79132485A | 1985-10-25 | 1985-10-25 | |
| US791324 | 1985-10-25 | ||
| US865661 | 1986-05-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100827A true JPS62100827A (ja) | 1987-05-11 |
Family
ID=25153366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252811A Pending JPS62100827A (ja) | 1985-10-25 | 1986-10-23 | 位置に応答する装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62100827A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6506983B1 (en) | 1996-03-15 | 2003-01-14 | Elo Touchsystems, Inc. | Algorithmic compensation system and method therefor for a touch sensor panel |
| JPWO2013065494A1 (ja) * | 2011-11-01 | 2015-04-02 | アルプス電気株式会社 | 入力装置及び押圧点検出方法 |
| JP2016532229A (ja) * | 2013-09-27 | 2016-10-13 | センセル インコーポレイテッドＳｅｎｓｅｌ，Ｉｎｃ． | 容量式タッチセンサシステム及び方法 |
| US10338722B2 (en) | 2013-09-27 | 2019-07-02 | Sensel, Inc. | Tactile touch sensor system and method |
| US11221706B2 (en) | 2013-09-27 | 2022-01-11 | Sensel, Inc. | Tactile touch sensor system and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026060A (ja) * | 1973-07-06 | 1975-03-18 | ||
| JPS6010396A (ja) * | 1983-06-30 | 1985-01-19 | Alps Electric Co Ltd | 座標検出装置 |
-
1986
- 1986-10-23 JP JP61252811A patent/JPS62100827A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026060A (ja) * | 1973-07-06 | 1975-03-18 | ||
| JPS6010396A (ja) * | 1983-06-30 | 1985-01-19 | Alps Electric Co Ltd | 座標検出装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6506983B1 (en) | 1996-03-15 | 2003-01-14 | Elo Touchsystems, Inc. | Algorithmic compensation system and method therefor for a touch sensor panel |
| JPWO2013065494A1 (ja) * | 2011-11-01 | 2015-04-02 | アルプス電気株式会社 | 入力装置及び押圧点検出方法 |
| JP2016532229A (ja) * | 2013-09-27 | 2016-10-13 | センセル インコーポレイテッドＳｅｎｓｅｌ，Ｉｎｃ． | 容量式タッチセンサシステム及び方法 |
| US10338722B2 (en) | 2013-09-27 | 2019-07-02 | Sensel, Inc. | Tactile touch sensor system and method |
| US10534478B2 (en) | 2013-09-27 | 2020-01-14 | Sensel, Inc. | Touch sensor detector system and method |
| US10705643B2 (en) | 2013-09-27 | 2020-07-07 | Sensel, Inc. | Tactile touch sensor system and method |
| US11068118B2 (en) | 2013-09-27 | 2021-07-20 | Sensel, Inc. | Touch sensor detector system and method |
| US11221706B2 (en) | 2013-09-27 | 2022-01-11 | Sensel, Inc. | Tactile touch sensor system and method |
| US11520454B2 (en) | 2013-09-27 | 2022-12-06 | Sensel, Inc. | Touch sensor detector system and method |
| US11650687B2 (en) | 2013-09-27 | 2023-05-16 | Sensel, Inc. | Tactile touch sensor system and method |
| US11809672B2 (en) | 2013-09-27 | 2023-11-07 | Sensel, Inc. | Touch sensor detector system and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4678869A (en) | Position responsive apparatus, system and method having electrographic application | |
| US4733222A (en) | Capacitance-variation-sensitive touch sensing array system | |
| US7952564B2 (en) | Multiple-touch sensor | |
| US6081259A (en) | Method and apparatus for reducing noise in an electrostatic digitizer | |
| EP2958000B1 (en) | Touch panel and touch detection circuit | |
| CN106030482B (zh) | 触摸屏装置的悬停位置计算 | |
| CN201218943Y (zh) | 一种电容式触摸屏 | |
| CN101672660B (zh) | 电容性位置传感器 | |
| US11893183B2 (en) | Merged floating pixels in a touch screen | |
| CN104793819B (zh) | 自电容式触摸屏结构、内嵌式触摸屏以及液晶显示器 | |
| EP0341190A2 (en) | Electrographic apparatus | |
| US4665283A (en) | Electrographic apparatus | |
| US20210048936A1 (en) | Touch substrate, touch device and touch detection method | |
| CN102081487B (zh) | 一种电阻式触摸屏的检测方法及装置 | |
| CN103221905A (zh) | 一种有源触控系统的驱动方法 | |
| US20210124459A1 (en) | Device for detecting touch | |
| US8325152B2 (en) | Touch panel with unbalanced conductive patterns, and touch-controlled apparatus and method for determining multi-touch thereof | |
| JPS62100827A (ja) | 位置に応答する装置および方法 | |
| US5902967A (en) | Method and apparatus for eliminating an offset signal in an electrostatic digitizing tablet | |
| CN102073426A (zh) | 触摸感应电路 | |
| US4707572A (en) | Tracer for electrographic surfaces | |
| EP2359227A2 (en) | Waveguide touch panel | |
| JPS60181913A (ja) | 座標検出装置 | |
| US20060214920A1 (en) | Touch sensing apparatus | |
| CN102073410A (zh) | 触摸屏的制备方法 |