JPS6199993A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS6199993A JPS6199993A JP59218484A JP21848484A JPS6199993A JP S6199993 A JPS6199993 A JP S6199993A JP 59218484 A JP59218484 A JP 59218484A JP 21848484 A JP21848484 A JP 21848484A JP S6199993 A JPS6199993 A JP S6199993A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、RAM (ランダム・アクセス・メモリ)を含むC
MOS (相補形MO3)ゲートアレイに利用して有効
な技術に関するものである。Detailed Description of the Invention [Technical Field] The present invention relates to a semiconductor integrated circuit device, and for example, a semiconductor integrated circuit device including a RAM (random access memory).
The present invention relates to a technology effective for use in MOS (complementary MO3) gate arrays.
CMOSゲートアレイに内蔵されるRAMを構成するメ
モリセルとして、第3図に示すような回路が公知である
(日経マグロウヒル711983年2月28日付「日経
エレクトロニクスJ 頁120参照)。A circuit as shown in FIG. 3 is known as a memory cell constituting a RAM built into a CMOS gate array (see Nikkei Electronics J, page 120, Nikkei McGraw-Hill, February 28, 1983).
このメモリセルにあっては、その入力と出力とが交差結
線された2つのCMOSクロックドインバータ回路I
V 5. I V 6により構成されたフリップフロ
ップ回路と、その一対の人出刃端子に設けられたNチャ
ンネル形の伝送ゲー)MO5FETQ20.Q21とに
より構成される。このメモリセルにあっては、例えば、
データ1から伝送ゲートMO3FETQ20を介してハ
イレベルの書込み信号をCMOSクロックドインバータ
回路の入力に供給するとき、MO3FETQ20のしき
い値電圧分だけ書込み信号のレベル損失が生じる。This memory cell includes two CMOS clocked inverter circuits I whose inputs and outputs are cross-wired.
V5. A flip-flop circuit composed of I V 6 and an N-channel type transmission gate (MO5FETQ20. Q21. In this memory cell, for example,
When a high-level write signal from data 1 is supplied to the input of the CMOS clocked inverter circuit via the transmission gate MO3FETQ20, a level loss of the write signal occurs by the threshold voltage of the MO3FETQ20.
このため、CMOSクロックドインバータ回路■■5を
構成するPチャンネルMOS F ETが完全にオフ状
態にされなくなるから、この間に上記CMOSクロック
ドインバータ回路IV5において直流電流を消費してし
まうという問題がある。上記のレベル損失は、上記メモ
リセルからハイレベルの記憶情報をデータ1又はデータ
2に読み出し場合においても同様に生じる。したがって
、上記データl又はデータ1の信号を受ける図示しない
0M03回路においても同様に直流電流を消費するもの
となってしまう。このため、上記メモリセルにあっては
、消費電流が増大するとともに、その動作速度が遅くな
る。For this reason, the P-channel MOS FET constituting the CMOS clocked inverter circuit IV5 is not completely turned off, so there is a problem that DC current is consumed in the CMOS clocked inverter circuit IV5 during this time. . The above level loss similarly occurs when high level storage information is read out as data 1 or data 2 from the memory cell. Therefore, the 0M03 circuit (not shown) that receives the data 1 or data 1 signal also consumes direct current. Therefore, the current consumption of the memory cell increases and its operating speed decreases.
この発明の目的は、低消費電力と動作の高速化を図った
CMOSRAMを含む半導体集櫂回路装置を提供するこ
とにある。An object of the present invention is to provide a semiconductor integrated circuit device including a CMOSRAM that achieves low power consumption and high-speed operation.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のう−ち代表的なものの概
要を簡単に説明すれば、下記の通りである。A brief summary of typical inventions disclosed in this application is as follows.
すなわち、制御信号によって書込み信号と読み出し信号
をそれぞれ伝える一対のCMOSクロックドインバータ
回路と、人力用のCMOSクロックドインバータ回路の
出力を受けるCMOSインバータ回路と、このCMOS
インバータ回路と入出力が交差結線され、上記入力用の
CMOSクロックドインバータ回路と相捕的に動作させ
られるCMOSクロックドインバータ回路とによりメモ
1.リセルを構成するものである。That is, a pair of CMOS clocked inverter circuits that transmit write signals and read signals respectively by control signals, a CMOS inverter circuit that receives the output of the human-powered CMOS clocked inverter circuit, and this CMOS
Memo 1. The inverter circuit and the input/output are cross-connected, and the CMOS clocked inverter circuit for input and the CMOS clocked inverter circuit are operated in a complementary manner. This is what constitutes recell.
第1図には、この発明に係るメモリセルの一実施例の論
理回路図が示されている。FIG. 1 shows a logic circuit diagram of an embodiment of a memory cell according to the present invention.
入力端子INは、書込み制御信号WEによって動作状態
にされるCMOSクロックドインバータ回路IVIの入
力に結合される。このCM OSクロックドインバータ
回路IVIの出力は、CMOSインバータ回路IV2の
入力に結合される。このCMOSインバータ回路IV2
の出力は、上記書込み制御信号WEの反転信号WEによ
って動作状態にされるCMOSクロックドインバータ回
路IV3の入力に結合される。このCMOSクロックド
インバータ回路IV3の出力は、上記CMOSインバー
タ回路IV2の入力に帰還される。言い換えるならば、
上記CMOSインバータ回路IV2とCMOSクロック
ドインバータ回路IV3は、その入力と出力とが互いに
交差結線されることによりランチ回路を構成する。Input terminal IN is coupled to the input of a CMOS clocked inverter circuit IVI that is activated by write control signal WE. The output of this CMOS clocked inverter circuit IVI is coupled to the input of a CMOS inverter circuit IV2. This CMOS inverter circuit IV2
The output of is coupled to the input of a CMOS clocked inverter circuit IV3 which is activated by an inverted signal WE of the write control signal WE. The output of this CMOS clocked inverter circuit IV3 is fed back to the input of the CMOS inverter circuit IV2. In other words,
The CMOS inverter circuit IV2 and the CMOS clocked inverter circuit IV3 constitute a launch circuit by having their inputs and outputs cross-connected to each other.
上記CMOSクロックドインバータ回路IV3の出力は
、読み出し制御信号OEによって動作状態にされるCM
OSクロックドインバータ回路」■4を介して出力端子
OUTに送出される。The output of the CMOS clocked inverter circuit IV3 is a CM which is activated by the read control signal OE.
The signal is sent to the output terminal OUT via the OS clocked inverter circuit ``4''.
なお、上記CMOSクロックドインバータ回路IVI、
IV3及びIV4にそれぞれ供給される制御信号W飽、
WE、OEは、Nチャンネル間O3FETに供給される
信号が代表として示されており、後述するように、Pチ
ャンネルMO3FETにはその反転信号がそれぞれ供給
される。Note that the above CMOS clocked inverter circuit IVI,
Control signals W supplied to IV3 and IV4, respectively;
Signals WE and OE are typically supplied to the N-channel O3FET, and as will be described later, their inverted signals are supplied to the P-channel MO3FET.
上記メモリセルの動作を次に説明する。The operation of the above memory cell will now be described.
書込み動作のときには、CMOSクロックドインバータ
回路IVIの動作制御を行う非反転の書込み制御信号W
Eがハイレベルに、ラッチ回路を構成する帰還用のCM
OSクロックドインバータ回路IV3を制御する反転の
書込み制御信号WEがロウレベルにされる。これによっ
て、入力用のCMOSMOSクロックドインバーIV1
は動作状態にされ、入力端子INから供給された書込み
信号の取り込みを行う。この時には、上記帰還用のCM
OSインバータ回路IV3は、非動作状恕にされ、その
出力をハイインピーダンス状態にする。したがって、上
記書込み信号に従ってCMOSクロックドインバータ回
路IVIの出力と、CMOSインバータ回路TV2の出
力が決定される。During a write operation, a non-inverted write control signal W is used to control the operation of the CMOS clocked inverter circuit IVI.
When E is at high level, the feedback CM that forms the latch circuit
The inverted write control signal WE that controls the OS clocked inverter circuit IV3 is set to low level. This allows the input CMOS clocked inverter IV1
is activated and takes in the write signal supplied from the input terminal IN. At this time, the above return commercial
The OS inverter circuit IV3 is rendered inactive and its output is placed in a high impedance state. Therefore, the output of CMOS clocked inverter circuit IVI and the output of CMOS inverter circuit TV2 are determined according to the write signal.
このような書込み動作において、入力用のCMOSクロ
ックドインバータ回路IVIは、レベル損失なく、書込
み信号に従った電源電圧Vccのようなハイレベル又は
回路の接地電位のようなロウレベルをCMOSインバー
タ回路IV2の入力に供給する。これによって、CMO
Sインバータ回路IV2においては、その信号の変化時
のみに直流電流を消費するものとなるので、書込み動作
期間での直流電流を大幅に小さくできる。In such a write operation, the input CMOS clocked inverter circuit IVI transfers a high level such as the power supply voltage Vcc according to the write signal or a low level such as the circuit ground potential to the CMOS inverter circuit IV2 without level loss. feed the input. This allows CMO
Since the S inverter circuit IV2 consumes DC current only when the signal changes, the DC current during the write operation period can be significantly reduced.
上記非反転の書込み制御信号WEがロウレベルに、反転
の書込み制御信号WEがハイレベルにされると、入力用
のCMOSクロックドインバータ回路IVIば非動作状
態に、帰還用のCMOSクロックドインバータ回路IV
3は動作状態に切り換えられる。これにより、入力用の
CMOSクロックドインバータ回路IVIの出力はハイ
インピーダンス状態(非動作状態)にされ、CMOSイ
ンバータ回路IV2とCMOSクロフクドインバータ回
路IV3による正帰還ループによって、上記取り込んだ
書込み信号を保持する。When the non-inverted write control signal WE is set to low level and the inverted write control signal WE is set to high level, the input CMOS clocked inverter circuit IVI becomes inactive, and the feedback CMOS clocked inverter circuit IV
3 is switched to the active state. As a result, the output of the CMOS clocked inverter circuit IVI for input is placed in a high impedance state (non-operating state), and a positive feedback loop formed by the CMOS inverter circuit IV2 and the CMOS clocked inverter circuit IV3 allows the above-mentioned write signal to be input. Hold.
次に、読み出しく出力)制御信号OEがハイレベルにさ
れると、CMOSクロックドインバータ回路IV4が動
作状態にされ、上記保持状態の記憶情報を出力端子OU
Tに送出させる。この時に、出力用のCMOSクロック
ドインバータ回路IV4の出力レベルは、上記記憶情報
に従った電源電圧Vccのようなハイレベル又は回路の
接地電位のようなロウレベルにされる。Next, when the readout (output) control signal OE is set to high level, the CMOS clocked inverter circuit IV4 is activated, and the stored information in the held state is transferred to the output terminal OU.
Send it to T. At this time, the output level of the output CMOS clocked inverter circuit IV4 is set to a high level such as the power supply voltage Vcc according to the stored information or a low level such as the ground potential of the circuit.
なお、上記メモリセルは、マトリンクス配置されること
により、例えば、CMOSゲートアレイに内蔵される比
較的小記憶容量のRAMを構成する。したがって、上記
制御信号WE、OB等は、図示しないアドレスデコーダ
によって選択されたメモリセルについてのみ発生させら
れる。Note that the memory cells described above are arranged in a matrix, thereby forming, for example, a RAM with a relatively small storage capacity built into a CMOS gate array. Therefore, the control signals WE, OB, etc. are generated only for memory cells selected by an address decoder (not shown).
第2図には、上記メモリセルの具体的一実施例の回路図
が示されている。同図の各回路素子は、公知の0MO3
(相補型MO3) !4積回路の製造゛。FIG. 2 shows a circuit diagram of a specific embodiment of the memory cell. Each circuit element in the figure is a well-known 0MO3
(Complementary type MO3)! Manufacture of 4-product circuit.
技術によって、1個の単結晶シリコンのような半導体基
板上において形成される。同図において、ソース・ドレ
イン間に直線が付加されたMOSFETはPチャンネル
型である。technology is formed on a semiconductor substrate, such as a piece of single crystal silicon. In the figure, the MOSFET with a straight line added between the source and drain is a P-channel type.
特に制限されないが、集積回路は、単結晶P型シリコン
からなる半導体基板に形成される。NチャンネルMOS
FETは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。PチャンネルMOS F ETは、上記半導
体基板表面に形成されたN型ウェル領域に形成される。Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single-crystal P-type silicon. N channel MOS
The FET has a source region, a drain region formed on the surface of the semiconductor substrate, and a gate made of polysilicon formed on the surface of the semiconductor substrate between the source region and the drain region with a thin gate insulating film interposed therebetween. Consists of electrodes. The P-channel MOS FET is formed in an N-type well region formed on the surface of the semiconductor substrate.
これによって、半導体基板は、その上に形成された複数
のNチャンネルMOS F ETの共通の基板ゲートを
構成する。N型ウェル領域は、その上に形成されたPチ
ャンネルM OS F E Tの基体ゲートを構成する
。Thereby, the semiconductor substrate constitutes a common substrate gate for a plurality of N-channel MOS FETs formed thereon. The N-type well region constitutes the base gate of the P-channel MOS FET formed thereon.
入力端子INからの書込み信号を受けるCMOSMOS
クロックドインバータV1は、回路の接地電位点とrI
i源電圧Vccとの間に直列形態にされたNチャンネル
MO3FETQ5.Q6とPチャンネルMO3FETQ
?、QBとにより構成される。上記NチャンネルMO3
FETQ5とPチャンネルMOS F E T Q B
のゲートは、共通化されて上記入力端子INに結合され
る。また、NチャンネルMOSFETQ6のゲートには
、非反転の書込み制御信号WEが供給され、Pチャンネ
ルMOS F E T Q 7のゲートには、反転の書
込み信号WEが供給される。そして、上記19チヤンネ
ルMO5FETQ6とPチャンネルMO5FETQ7の
接続点が出力とされる。CMOSMOS that receives write signal from input terminal IN
Clocked inverter V1 connects the circuit's ground potential point and rI
i N-channel MO3FET Q5 . Q6 and P channel MO3FETQ
? , QB. Above N channel MO3
FETQ5 and P channel MOS FETQB
The gates of are shared and coupled to the input terminal IN. Further, a non-inverted write control signal WE is supplied to the gate of the N-channel MOSFET Q6, and an inverted write signal WE is supplied to the gate of the P-channel MOSFET Q7. The connection point between the 19-channel MO5FETQ6 and the P-channel MO5FETQ7 is used as an output.
このCM OSクロックドインバータ回路IVIの出力
を受ける0MO5−(ンバータ回路I V2Sよ、回路
の接地電位点と電源電圧Vccとの間に直列形態にされ
たNチャンネルM OS F E T Q i 3とP
チャンネルMOSFETQ14とにより構成される。こ
れらのMOSFETQI 3.Ql 4のゲートは、共
通化されて上E CFJ OSクロックドインバータ回
路IVIの出力に結合される。また、上記MOSFET
Q13.Q14の接続点は出力とされ、上記CMOSク
ロックドインバータ回路■Vlと類似の回路により構成
されたCMOSクロックドインバータ回路IV3を構成
するPチャンネルMO3FETQ12とNチャンネルM
OSFETQ9のゲートに結合される。このCMOSク
ロックドインバータ回路IV3を上記CMOSクロック
ドインバータ回路IVIと相補的に動作状態にさせるた
め、上記CMOSクロックドインバータ回路IVIとは
逆に、NチャンネルMO3FETQIOのゲートには、
反転の書込み制御信号WEが供給され、PチャンネルM
O3FETQIlのゲートには、非反転の書込み制御信
号WEが供給される。上記NチャンネルMO3FETQ
IOとPチャンネルMO3FETQI 1との接続点が
出力とされ、上記CMOSクロックドインバータ回路I
VIの出力、上記CMOSインバータ回路IV2の入力
、及び次に説明する出力用のCMOSクロックドインバ
ータ回路IV4の入力に共通接続される。The CM OS clocked inverter circuit IVI receives the output of the 0MO5-(inverter circuit IV2S, and the N-channel MOS FETQi 3 and P
It is composed of a channel MOSFETQ14. These MOSFETQI 3. The gate of Ql 4 is shared and coupled to the output of the upper E CFJ OS clocked inverter circuit IVI. In addition, the above MOSFET
Q13. The connection point of Q14 is the output, and the P-channel MO3FET Q12 and the N-channel M constitute a CMOS clocked inverter circuit IV3, which is constructed from a circuit similar to the CMOS clocked inverter circuit ■Vl described above.
Coupled to the gate of OSFETQ9. In order to operate this CMOS clocked inverter circuit IV3 in a complementary manner to the CMOS clocked inverter circuit IVI, contrary to the CMOS clocked inverter circuit IVI, the gate of the N-channel MO3FET QIO is
An inverted write control signal WE is supplied, and the P channel M
A non-inverted write control signal WE is supplied to the gate of O3FETQIl. Above N-channel MO3FETQ
The connection point between IO and P-channel MO3FETQI 1 is the output, and the above CMOS clocked inverter circuit I
It is commonly connected to the output of VI, the input of the CMOS inverter circuit IV2, and the input of an output CMOS clocked inverter circuit IV4, which will be described next.
CMOSクロックドインバータ回路IV4は、上記CM
OSMOSクロックドインバータVIと類似の回路によ
り構成され、NチャンネルMO5FETQIとPチャン
ネルMO3FETQ4のゲートは、上記共通接続される
入力端子とされる。The CMOS clocked inverter circuit IV4 is connected to the CM
It is constituted by a circuit similar to the OSMOS clocked inverter VI, and the gates of the N-channel MO5FETQI and the P-channel MO3FETQ4 are the commonly connected input terminals.
また、NチャンネルMOSFETQ2のゲートには非反
転の読み出し信号OEが供給され、PチャンネルMO3
FETQ3のゲートには反転の読み出し信号ORが供給
される。そして、上記MO5FETQ2とQ3の接続点
は、出力とされ出力端子OUTに結合される。In addition, a non-inverted read signal OE is supplied to the gate of the N-channel MOSFET Q2, and a non-inverted read signal OE is supplied to the gate of the N-channel MOSFET Q2.
An inverted read signal OR is supplied to the gate of FETQ3. The connection point between the MO5FETs Q2 and Q3 is made into an output and coupled to the output terminal OUT.
この実施例の各MOS F ETの配置は、実際に半導
体基板上に形成されるレイアウトとはソ′同じ配置に描
かれている。この実施例のメモリセルは、その素子数は
、合針で14個と、第3図のメモリセル(10個)に比
べて素子数そのものは多くなる。しかしながら、CMO
SMOSクロックドインバータVI、rV3及びIV4
を構成する直列形態のPチャンネルMO5FETQ3.
Q4等及、びN++’/ネルMO5FETQ1.Q2等
は、共通のソース、ドレイン領域を利用して直列形態に
できること、及び電源電圧Vccと回路の接地電位とに
それぞれ接続されるPチャンネルMO5FETQ4.Q
8.Q12及びQ14とNチャンネルMOSFETQ1
.Q5.Q9及びQ13のソースは、共通の半導体領域
により形成できる。これによって、この実施例のメモリ
セルを形成するためのレイアウト面積は、上記第3図の
回路とほり同じ程度に小さくできる。The arrangement of each MOS FET in this embodiment is drawn in the same arrangement as the layout actually formed on the semiconductor substrate. The memory cell of this embodiment has 14 elements, which is larger than the memory cell of FIG. 3 (10 elements). However, C.M.O.
SMOS clocked inverters VI, rV3 and IV4
A series type P-channel MO5FET Q3.
Q4 etc. and N++'/nel MO5FETQ1. Q2, etc. can be connected in series using a common source and drain region, and are P-channel MO5FETs Q4, . Q
8. Q12 and Q14 and N-channel MOSFET Q1
.. Q5. The sources of Q9 and Q13 can be formed by a common semiconductor region. As a result, the layout area for forming the memory cell of this embodiment can be made as small as that of the circuit shown in FIG. 3 above.
(1)入力回路及び出力回路としてCMOSクロックド
インバータ回路を用いることによって、レベル損失なく
書込み信号及び読み出し信号を伝えることができる。こ
れにより、上記書込み信号を受けるランチ回路を構成す
るCMOSインバータ回路や上記読み出し信号を受ける
0M05回路において定常的に流れる直流電流の発生を
防止することができるという効果が得られる。(1) By using CMOS clocked inverter circuits as input and output circuits, write signals and read signals can be transmitted without level loss. This provides the effect of preventing the generation of DC current that constantly flows in the CMOS inverter circuit constituting the launch circuit that receives the write signal and the 0M05 circuit that receives the read signal.
(2)上記(1)により、レベル損失なくvbみ信号の
取り込みと、読み出し信号の送出を行うことができるか
ら、動作の高速化を図ることができるという効果が得ら
れる。(2) According to (1) above, since it is possible to take in the VB signal and send out the read signal without any level loss, it is possible to achieve the effect of speeding up the operation.
以上本発明者によつてなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、0M03回路
としては、N型半導体基板上にPチャンネルMOS F
ETを形成し、P型つェル領域上にNチャンネルMO
3FETを形成するものであってもよい、また、電源電
圧は、負の電圧を用いるものであってもよい。Although the invention made by the present inventor has been specifically explained based on Examples above, this invention is not limited to the above Examples, and it is understood that various changes can be made without departing from the gist of the invention. Needless to say, for example, the 0M03 circuit includes a P-channel MOS F on an N-type semiconductor substrate.
ET is formed and an N-channel MO is formed on the P-type well region.
A 3FET may be formed, and the power supply voltage may be a negative voltage.
この発明は、CMOSゲートアレイのようにRAMを内
蔵する半導体集積回路装置に広く利用できるものである
。The present invention can be widely used in semiconductor integrated circuit devices including a RAM, such as a CMOS gate array.
第1図は、この発明に係るメモリセルの一実施例を示す
論理回路図、
第2図は、その具体的回路の一実施例を示す回路図、
第3図は、従来のメモリセル−例を示す論理回路図であ
る。
IVI、IV3.IV4・・0MO5り07りドインバ
ータ回路、IV2・・CMOSインツイータ回路
第 1 図
JE
第2図
第3図FIG. 1 is a logic circuit diagram showing an embodiment of a memory cell according to the present invention, FIG. 2 is a circuit diagram showing an embodiment of the specific circuit, and FIG. 3 is an example of a conventional memory cell. FIG. IVI, IV3. IV4...0MO5 R07 inverter circuit, IV2...CMOS in-tweeter circuit Fig. 1 JE Fig. 2 Fig. 3
Claims (1)
態にされる第1のCMOSクロックドインバータ回路と
、このCMOSクロックドインバータ回路の出力を受け
るCMOSインバータ回路と、このCMOSインバータ
回路の出力信号を受け、上記書込み信号によって上記第
1のCMOSクロックドインバータ回路と相補的に動作
状態にされ、その出力を上記CMOSインバータ回路の
入力に帰還させる第2のCMOSクロックドインバータ
回路と、この第2のCMOSクロックドインバータ回路
の出力信号を受け、読み出し制御信号によって動作状態
にされる第3のCMOSクロックドインバータ回路とか
らなるメモリセルがマトリックス配置されたRAMを含
むことを特徴とする半導体集積回路装置。 2、上記半導体集積回路装置は、CMOSゲートアレイ
により構成されるものであることを特徴とする特許請求
の範囲第1項記載の半導体集積回路装置。[Claims] 1. A first CMOS clocked inverter circuit that receives a write signal and is activated by a write control signal, a CMOS inverter circuit that receives an output of this CMOS clocked inverter circuit, and this CMOS inverter circuit. a second CMOS clocked inverter circuit that receives an output signal of the circuit, is activated by the write signal in a complementary manner to the first CMOS clocked inverter circuit, and returns its output to the input of the CMOS inverter circuit; and a third CMOS clocked inverter circuit which receives the output signal of the second CMOS clocked inverter circuit and is activated by a read control signal, and includes a RAM in which memory cells are arranged in a matrix. Semiconductor integrated circuit device. 2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is constituted by a CMOS gate array.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59218484A JPS6199993A (en) | 1984-10-19 | 1984-10-19 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59218484A JPS6199993A (en) | 1984-10-19 | 1984-10-19 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6199993A true JPS6199993A (en) | 1986-05-19 |
Family
ID=16720644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59218484A Pending JPS6199993A (en) | 1984-10-19 | 1984-10-19 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6199993A (en) |
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- 1984-10-19 JP JP59218484A patent/JPS6199993A/en active Pending
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