JPS6185838A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS6185838A JPS6185838A JP20860584A JP20860584A JPS6185838A JP S6185838 A JPS6185838 A JP S6185838A JP 20860584 A JP20860584 A JP 20860584A JP 20860584 A JP20860584 A JP 20860584A JP S6185838 A JPS6185838 A JP S6185838A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に素子領域を絶縁
分離する製造方法を改良した半導体装置の製造方法に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device that is an improved method for insulating and isolating element regions.
従来、半導体装置における素子分離方法は、半導体装置
の集積密度及び性能に直接関係してくるので、種々の方
法が提案されている。代表的な方法に、アイソプレーナ
法もしくはLOCO8法と呼ばれている、酸化物で絶縁
分離をおこなう方法がある。Conventionally, various methods for isolating elements in a semiconductor device have been proposed because they are directly related to the integration density and performance of the semiconductor device. A typical method is a method called the isoplanar method or LOCO8 method, which performs insulation isolation using an oxide.
第4図(al 、 (blはこの酸化物分離方法を説明
するための半導体装置の主要工程における断面図である
。FIGS. 4A and 4B are cross-sectional views of the main steps of a semiconductor device for explaining this oxide separation method.
まず第4図1alに示すように、P型基板101にN型
エピタキシャルJi 102を成長させる。次に、シリ
コン窒化膜103ヲ形成し、素子領域以外のシリコン蟹
化膜103を除去し、続いてエピタキシャル層102を
1/2の厚さ程度までエツチングを行なう。First, as shown in FIG. 4 la, N-type epitaxial Ji 102 is grown on a P-type substrate 101 . Next, a silicon nitride film 103 is formed, and the silicon nitride film 103 outside the element region is removed, and then the epitaxial layer 102 is etched to about 1/2 the thickness.
そして第1図1blに示すように1 これを酸化するこ
とによって、酸化膜104を形成すれば酸化物104で
絶縁分離された素子領域105t−形成することができ
る。Then, by oxidizing this as shown in FIG. 1BL, an oxide film 104 is formed, thereby forming an element region 105t which is insulated and isolated by the oxide 104.
しかしながら、この従来の方法においては、酸化J[1
04は表面から深さ方向のみではなく横方向へも成長す
るので、素子領域105ヘバードビークと呼ばれるくい
込み106と、シリコン窒化膜103との境界でバード
ヘッドと呼ばれる突起107が発生する。いずれも、素
子の高密度化、多層化にとって好ましくなくこれを減少
させることが課題のひとつとなっている。However, in this conventional method, oxidation J[1
04 grows not only in the depth direction but also in the lateral direction from the surface, a depression 106 called a bird's beak in the element region 105 and a protrusion 107 called a bird's head are generated at the boundary between the silicon nitride film 103. All of these are unfavorable for increasing the density and multilayering of elements, and reducing this is one of the challenges.
従って、本発明の目的は、これらの従来技術の問題点を
解決することによシ、絶縁分離のための酸化膜が素子領
域へくい込むことなく1表面が平坦な半導体基板を得る
ことのできる半導体装置の製造方法を提供することにあ
る。Therefore, an object of the present invention is to solve these problems of the prior art, thereby making it possible to obtain a semiconductor substrate with a flat surface without the oxide film for insulation isolation digging into the element region. An object of the present invention is to provide a method for manufacturing a semiconductor device.
本発明の半導体装置の製造方法は、半導体基板上の素子
形成領域に、第1のシリコン窒化膜と第1のシリコン酸
化膜からなる2層構造のパターンを形成し、該パターン
をマスクにして酸化することにより選択的に第2のシリ
コン酸化膜を形成する工程と、前記第1のシリコン酸化
膜をマスクとして、前記第1のシリコン窒化膜をエッチ
ングすることにより自己整合的に縮少し続いて前記第1
のシリコン酸化膜を除去する工程と、前記第2のシリコ
ン酸化膜と前記第1のシリコン窒化膜をマスクにして前
記半導体基板上エツチングすることにより所定の深さの
溝を形成する工程と、線溝に第2のシリコン窒化膜を埋
込む工程と、前記第1及び第2のシリコン窒化膜をマス
クとして前記半導体基板を選択酸化する工程を有してい
る。The method for manufacturing a semiconductor device of the present invention includes forming a two-layer pattern consisting of a first silicon nitride film and a first silicon oxide film in an element formation region on a semiconductor substrate, and using the pattern as a mask for oxidation. a step of selectively forming a second silicon oxide film by etching the first silicon nitride film using the first silicon oxide film as a mask; 1st
a step of forming a groove of a predetermined depth by etching the semiconductor substrate using the second silicon oxide film and the first silicon nitride film as a mask; The method includes a step of embedding a second silicon nitride film in the trench, and a step of selectively oxidizing the semiconductor substrate using the first and second silicon nitride films as masks.
本発明は、素子領域と絶縁領域の間に、セルファライン
で半導体基板に分離用nt影形成、この分離用溝に耐酸
化膜であるシリコン窒化膜を埋込むことによって、素子
領域の上面及び側面にシリコン窒化膜を被着させ、続い
て、熱酸化を行なって、絶縁領域に酸化膜を形成するこ
とにより、素子領域を酸化膜分離する半導体装置の製造
方法である。The present invention forms an isolation NT shadow on a semiconductor substrate between an element region and an insulating region using a self-line, and buries a silicon nitride film, which is an oxidation-resistant film, in this isolation groove. This is a method of manufacturing a semiconductor device in which a silicon nitride film is deposited on a silicon nitride film, followed by thermal oxidation to form an oxide film in an insulating region, thereby separating element regions with an oxide film.
従って、本発明においては、素子領域の側面にも、耐酸
化用のシリコン窒化膜が形成された状態で、絶縁分離の
ための酸化を行なうために、絶縁分離酸化膜の素子領域
へのくい込みや、素子領域との境界での突起も防止する
ことができる。Therefore, in the present invention, in order to perform oxidation for insulation isolation while the oxidation-resistant silicon nitride film is also formed on the side surfaces of the element region, the insulation isolation oxide film is prevented from penetrating into the element region. Also, protrusions at the boundary with the element region can be prevented.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第1図1bl〜Ig)は本発明の一実施例を説明するた
めの半導体装置の主要工程における断面図で、絶縁分離
により、バイポーラ素子が作り込まれる島領域を形成す
る場合を示す。1bl-Ig) are cross-sectional views of the main steps of a semiconductor device for explaining an embodiment of the present invention, showing a case where an island region in which a bipolar element is formed is formed by insulation isolation.
まず初めに、第1図1blK示すように、P型シリコン
基板201にN型エピタキシャル層202tl−成長さ
せ半導体基板とする。次にこの表面にシリコン窒化膜2
03を1000人程度0厚さに成長し続いて気相成長法
によりシリコン酸化膜204t−2000人程度0厚さ
に形成する。次に素子領域以外のシリコン酸化膜204
とシリコン窒化膜203 k通常の写真食刻技術によっ
て除去する。First, as shown in FIG. 1, an N-type epitaxial layer 202tl- is grown on a P-type silicon substrate 201 to form a semiconductor substrate. Next, a silicon nitride film 2 is applied to this surface.
A silicon oxide film 204t-204t is grown to a thickness of about 1,000 to a zero thickness, and then a silicon oxide film 204t-204t is formed to a thickness of about 0 to 2,000 by vapor phase growth. Next, the silicon oxide film 204 outside the element area
and the silicon nitride film 203k are removed by ordinary photolithography.
次に第1図(blに示すように、シリコン窒化膜203
及びシリコン酸化膜204をマスクにして、エピタキシ
ャル層2020表面を選択的に酸化を行ない、シリコン
酸化膜205 t″形成る。ここでシリコン酸化膜20
5は、気相成長法で形成したシリコン酸化膜204より
十分厚く形成する。Next, as shown in FIG. 1 (bl), the silicon nitride film 203
Then, using the silicon oxide film 204 as a mask, the surface of the epitaxial layer 2020 is selectively oxidized to form a silicon oxide film 205t''.
5 is formed to be sufficiently thicker than the silicon oxide film 204 formed by vapor phase growth.
次に第1図(e)に示すように、シリコン窒化膜203
を熱リン酸などで、サイドエッチを行ない自己整合的に
パターンを縮少する。約30000程度のサイドエッチ
を行なう。続いて、弗酸系の水溶液などで、シリコン酸
化膜204を除去する。このとき、シリコン酸化膜20
5の表面が型刃エッチングされるが、シリコン酸化膜2
04より厚いために残留する。このシリコン酸化膜20
5と縮少されたシリコン窒化膜203との間にはエピタ
キシャル層2020表面の一部に露出部206が形成さ
れる1次に第1図(dlに示すように、シリコン窒化膜
203とシリコン酸化膜205をマスクとして、イオン
エッチ技術によって、エピタキシャル層202ヲエツチ
ングして溝207を形成する。この場合イオンエッチ技
術を用いることKよシ横方向への広がりがなく、垂直方
向だけのシリコンエツチングが可能である。溝の深さは
エピタキシャルi 202の膜厚以上にする。Next, as shown in FIG. 1(e), a silicon nitride film 203
Perform side etching with hot phosphoric acid or the like to shrink the pattern in a self-aligned manner. Approximately 30,000 side etches are performed. Subsequently, the silicon oxide film 204 is removed using a hydrofluoric acid-based aqueous solution or the like. At this time, the silicon oxide film 20
Although the surface of 5 is etched by the mold blade, the silicon oxide film 2
It remains because it is thicker than 04. This silicon oxide film 20
5 and the reduced silicon nitride film 203, an exposed portion 206 is formed on a part of the surface of the epitaxial layer 2020. As shown in FIG. Using the film 205 as a mask, the epitaxial layer 202 is etched using ion etching technology to form a groove 207. In this case, by using ion etching technology, silicon etching can be performed only in the vertical direction without spreading in the lateral direction. The depth of the groove is set to be equal to or greater than the film thickness of the epitaxial i 202.
次に第1図+61に示すように1シリコン酸化膜205
を弗酸系の溶液で除去する。続いて全面にシリコン窒化
第208t’1500人程度の厚さで形成する。Next, as shown in FIG. 1+61, 1 silicon oxide film 205
is removed with a hydrofluoric acid solution. Subsequently, silicon nitride is formed on the entire surface to a thickness of about 1500 t'.
この場合、溝207へも被着し埋ってしまう。In this case, it also adheres to the groove 207 and fills it up.
次に第1図(f)K示すように、イオンエッチ技術によ
シリコン酸化膜
チング方法では基板に対して垂直方向にしかエツチング
が進行しないために、溝207へ埋ったシリコン窒化膜
208Aは残留する。又素子領域202A上もシリコン
窒化膜203と208が二重となっておシ膜厚が厚いた
めに、膜厚差によってシリコン窒化膜203が残留する
。このように素子領域202Aは、上面及び側面をシリ
コン窒化膜203,208Aで囲まれた形状となる。Next, as shown in FIG. 1(f)K, in the silicon oxide film etching method using ion etching technology, since etching progresses only in the direction perpendicular to the substrate, the silicon nitride film 208A buried in the trench 207 remains. do. Moreover, since the silicon nitride films 203 and 208 are double layered and thick on the element region 202A, the silicon nitride film 203 remains due to the difference in film thickness. In this way, the element region 202A has a shape in which the top and side surfaces are surrounded by the silicon nitride films 203 and 208A.
次に第1図(glに示すように、熱酸化することによっ
て素子領域202A以外のエピタキシャル層202Bを
、シリコン酸化膜209にすることによって、絶縁分離
膜を形成する。このとき、素子領域202人は、シリコ
ン窒化膜208人が耐酸化用のマスクとなりくい込みを
発生することなく、平坦な素子分7離領域が形成される
。Next, as illustrated in FIG. In this case, the silicon nitride film 208 serves as an oxidation-resistant mask, and a flat isolation region is formed without causing any digging.
第2図は本発明の方法によって製造されたバイポーラト
ランジスタの一例を示す断面図でおる。FIG. 2 is a sectional view showing an example of a bipolar transistor manufactured by the method of the present invention.
第2図において、P型シリコン基板301に、コレクタ
抵抗を下げるためのN+型埋込み層302及びP型の反
転防止層303が形成されている。シリコン基板301
上には本発明の方法により、シリコン酸化膜304及び
シリコン窒化膜305で絶縁分離されたバイポーラトラ
ンジスタが形成されている。バイポーラトランジスタは
周知の技術によりて形成されている。N型エピタキシャ
ル層306内にコレクタ引出し層307 、P型ベース
領域308及びN1型エミッタ領域309が形成され各
領域は電極310によって外部へ引き出されている。In FIG. 2, an N+ type buried layer 302 and a P type inversion prevention layer 303 are formed on a P type silicon substrate 301 to reduce collector resistance. Silicon substrate 301
A bipolar transistor insulated and isolated by a silicon oxide film 304 and a silicon nitride film 305 is formed thereon by the method of the present invention. Bipolar transistors are formed using well-known techniques. A collector lead-out layer 307 , a P-type base region 308 , and an N1-type emitter region 309 are formed in the N-type epitaxial layer 306 , and each region is drawn out to the outside by an electrode 310 .
第2図からも明らかなごとく、絶縁分離の酸化膜304
が素子領域へくい込むことなく形成されており、素子領
域を寸法精度良く、又半導体表面を平坦に形成すること
が可能である。As is clear from FIG. 2, the oxide film 304 for insulation isolation
is formed without digging into the element region, making it possible to form the element region with good dimensional accuracy and to form a flat semiconductor surface.
第3図は本発明の方法によって製造された多結晶シリコ
ン抵抗体の一例を示す断面図である。FIG. 3 is a sectional view showing an example of a polycrystalline silicon resistor manufactured by the method of the present invention.
第3図において、絶縁膜401上に本発明の方法により
、多結晶シリコン膜を酸化することによって形成された
シリコン酸化膜402及びシリコン窒化膜403で絶縁
分離された、多結晶シリコン抵抗体404が形成されて
いる。多結晶シリコン抵抗体404には、所定の不純物
をドーピングすることによυ抵抗値の制御がなされてい
る。又他素子への接続や外部への引き出しは、金属配線
405によって形成されている。In FIG. 3, a polycrystalline silicon resistor 404 is insulated and isolated by a silicon oxide film 402 and a silicon nitride film 403, which are formed by oxidizing a polycrystalline silicon film on an insulating film 401 by the method of the present invention. It is formed. The resistance value of υ is controlled by doping the polycrystalline silicon resistor 404 with a predetermined impurity. Further, connections to other elements and connections to the outside are formed by metal wiring 405.
第4図からも明らかなように、多結晶シリコン抵抗体4
04は、シリコン窒化膜403でおおわれておシ、多結
晶シリコン膜の酸化によシ形成されたシリコン酸化膜4
02のくい込みがなくマスクに対して忠実に形成されて
いるので、精度の高い抵抗素子となっている。As is clear from FIG. 4, the polycrystalline silicon resistor 4
04 is a silicon oxide film 4 covered with a silicon nitride film 403 and formed by oxidizing a polycrystalline silicon film.
Since it is formed faithfully to the mask without digging into the resistor element 02, it is a highly accurate resistor element.
以上、詳細説明したとおシ、本発明の半導体装置の製造
方法は、上記の手段によシ、絶縁膜分離の酸化膜にバー
ドビークの発生を押さえることができるために、素子領
域は寸法精度の高いものが出来、素子の高性能化及び微
細化を向上する効果を有する。又、半導体表面をバード
ビークの発生を押え、平坦に形成することができるので
、多層化が容易になシ、上層部の段切れを防止すること
ができ、素子の信頼性金高めるという効果を有する。As described above in detail, the semiconductor device manufacturing method of the present invention can suppress the occurrence of bird's beak in the oxide film of the insulation film isolation by the above means, so that the element region can be formed with high dimensional accuracy. It has the effect of improving the performance and miniaturization of devices. In addition, since the semiconductor surface can be formed flat while suppressing the occurrence of bird's beaks, multi-layering can be easily achieved and breakage in the upper layer can be prevented, which has the effect of increasing the reliability of the device. .
従って本発明によれば、高性能化、高密度化及び高信頼
性化された半導体装置を得ることが出来、その効果は大
きい。Therefore, according to the present invention, it is possible to obtain a semiconductor device with higher performance, higher density, and higher reliability, and its effects are significant.
第1図1al〜(glは本発明の一実施例を説明するた
めの半導体装置の主要工程における断面図、第2図及び
第3図はそれぞれ本発明の方法によって製造されたバイ
ポーラトランジスタの一例及び多結晶シリコン抵抗体の
一例を示す断面図、第4図偉1゜(blは従来の酸化物
分離方法を説明するための半導体装置の主要工程におけ
る断面図である。
201・・・・・・P凰シリコン基板、202,202
B・・・・・・N型エピタキシャル層、202A・・・
・・・素子領域(N型エピタキシャル層)、203・・
・・・・シリコン窒化膜、204.205・・・・・・
シリコン酸化膜、206・・・・・・露出部、207・
・・・・・溝、208・・・・・・シリコン窒化膜、2
09・・・・・・シリコン酸化膜、301・・・・・・
P型シリコン基板、302・・・・・・N+型埋込み層
、303・・・・・・反転防止層(P型)、304・・
・・・・シリコン酸化膜、305・・・・・・シリコン
窒化膜、306・・・・・・N型エピタキシャル層、3
07・・・・・・コレクタ引出し層、308・・・・・
・P型ベース領域、309・・・・・・N+型エミッタ
領域、310・・・・・・電極、401・・・・・・絶
縁膜、402・・・・・・シリコン酸化膜、403・・
・・・・シリコン窒化膜、404・・・・・・多結晶シ
リコン結晶体、405・・・・・・金属配線。
代理人 弁理士 内 原 晋
ゝ・、−
2C/ P聚′シリフン球J々
ミ01
z、r/
黛1ビ
峯2固1al to 1al-(gl is a cross-sectional view of the main steps of a semiconductor device for explaining an embodiment of the present invention, and FIGS. 2 and 3 are an example of a bipolar transistor manufactured by the method of the present invention, and A cross-sectional view showing an example of a polycrystalline silicon resistor, FIG. P-o silicon substrate, 202, 202
B...N-type epitaxial layer, 202A...
...Element region (N-type epitaxial layer), 203...
...Silicon nitride film, 204.205...
Silicon oxide film, 206...Exposed portion, 207.
...Groove, 208...Silicon nitride film, 2
09...Silicon oxide film, 301...
P type silicon substrate, 302... N+ type buried layer, 303... Inversion prevention layer (P type), 304...
...Silicon oxide film, 305...Silicon nitride film, 306...N-type epitaxial layer, 3
07... Collector drawer layer, 308...
-P type base region, 309...N+ type emitter region, 310...electrode, 401...insulating film, 402...silicon oxide film, 403...・
... Silicon nitride film, 404 ... Polycrystalline silicon crystal, 405 ... Metal wiring. Agent Patent Attorney Susumu Uchihara, - 2C/ Pju' Shirifun Ball JJumi 01 z, r/ Mayuzumi 1 Bmine 2 Gaku
Claims (1)
と第1のシリコン酸化膜からなる2層構造のパターンを
形成し該パターンをマスクにして酸化することにより選
択的に第2のシリコン酸化膜を形成する工程と、前記第
1のシリコン酸化膜をマスクとして前記第1のシリコン
窒化膜をエッチングすることにより自己整合的に縮少し
続いて前記第1のシリコン酸化膜を除去する工程と、前
記第2のシリコン酸化膜と前記第1のシリコン窒化膜を
マスクにして前記半導体基板をエッチングすることによ
り所定の深さの溝を形成する工程と、該溝に第2のシリ
コン窒化膜を埋込む工程と、前記第1及び第2のシリコ
ン窒化膜をマスクとして前記半導体基板を選択酸化する
工程を含むことを特徴とする半導体装置の製造方法。A two-layer pattern consisting of a first silicon nitride film and a first silicon oxide film is formed in an element formation region on a semiconductor substrate, and oxidation is performed using the pattern as a mask to selectively form a second silicon oxide film. etching the first silicon nitride film using the first silicon oxide film as a mask to reduce it in a self-aligned manner, and then removing the first silicon oxide film; forming a groove of a predetermined depth by etching the semiconductor substrate using a second silicon oxide film and the first silicon nitride film as a mask; and filling the groove with a second silicon nitride film. and selectively oxidizing the semiconductor substrate using the first and second silicon nitride films as masks.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20860584A JPS6185838A (en) | 1984-10-04 | 1984-10-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20860584A JPS6185838A (en) | 1984-10-04 | 1984-10-04 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6185838A true JPS6185838A (en) | 1986-05-01 |
Family
ID=16558974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20860584A Pending JPS6185838A (en) | 1984-10-04 | 1984-10-04 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6185838A (en) |
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