JPS61857A - 平面及び立体的に環状なシステム結合方式 - Google Patents

平面及び立体的に環状なシステム結合方式

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Publication number
JPS61857A
JPS61857A JP59122590A JP12259084A JPS61857A JP S61857 A JPS61857 A JP S61857A JP 59122590 A JP59122590 A JP 59122590A JP 12259084 A JP12259084 A JP 12259084A JP S61857 A JPS61857 A JP S61857A
Authority
JP
Japan
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cells
cell
adjacent
line
boundary
Prior art date
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Pending
Application number
JP59122590A
Other languages
English (en)
Inventor
Kensuke Fujii
藤井 狷介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Meidensha Corp
Meidensha Electric Manufacturing Co Ltd
Original Assignee
Meidensha Corp
Meidensha Electric Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Meidensha Corp, Meidensha Electric Manufacturing Co Ltd filed Critical Meidensha Corp
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Publication of JPS61857A publication Critical patent/JPS61857A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023Two dimensional arrays, e.g. mesh, torus

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  • Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はノード(no=de)とアーク(arc)の
接続関係から通信コスト(メツセージの遅延時間、ネッ
トワークの結合コスト、通信路の数など)を算出したり
、評価したりするネットワークアーキテクチャに係わり
、特にプ四セッサを平面及び立体的に配設してこれt−
環状に結合したシステム結合方式に関する。
従来の技術 近年の半導体技術の進歩に伴い、低コストなマイクロコ
ンピュータを多数結合し、効率を上げることが考えられ
るようになって来た。多数結合する技術自体は新しい発
想ではなく、理論的な分野ではチューリングマシンもそ
うであるし、セルラロジック(cllar logio
/ logio in memory)は周知である。
また結合されるノード自体がセルではなくコンピュータ
であるものとしてはソロモンイリアツクI V (So
lomon ILLIAC−IV )がある。このイリ
アツク結合方式は天気予測や熱伝導の偏微分方程式を解
くために考案されたもので、主計算機の指令がメツクユ
状に配列された多数の従計算機に供給されて従計算機が
同一の動作を行うものである。
上記のように従来から種々の環状のシステム結合方式は
存在している。しかし、これまでの結合方式は全て二次
元配列で、隣接する全ての方向が環状(エンドレス)結
合方式には形成されていない。前述したように半導体技
術が進歩し、vLSIや三次元結合集積回路となると、
結合される処理セル(プロセッサ、演算器等)の数は多
数になる。
このとき、従来の結合方式のみでは不充分となってしま
う。特に従来の結合方式で最も欠点であると考えられる
部分は、プロセッサの割当アルゴリズムに存在する。例
えば、地球上の天気予測を行−う場合、第5図に示すよ
うに地球上を二次元(平面)または三次元(立体)にメ
ツシュ化し、各メツシュポイン)mpKおける演算を各
プロセッサに担当させるとき、現実にどのように割当て
るべきかが問題となる。このような特大な問題は行列演
算に発生し、今後のシステムにおいてもプロセッサ数が
有限な限り発生する。このため、従来は有限のプロセッ
サに第5図に示すメツシュポイントmpを図示斜線で示
すように所定数分割し、割付けて対処する手段を講じて
いた。第5図の斜線で示したメツシュポイン)1npK
プロセツサpcを適用したものを第6図に示す。この第
6図は4×4の10セツサアレイである。上記のような
膨大なメツシュポイントmpを有するようなものでは第
6図に示すようにメツシュポイントmpをいくつかの群
に分割し、分割したものを結合するために例えば分割後
の境界線間での隣接するプロセッサ同志で演算したデー
タを授受する必要性があるときに、分割しているために
そのデータの授受が極めて難かしくなる。
発明が解決しようとする問題点 この発明は上記の事情に鑑みてなされたもので、分割さ
れた境界線部位でのデータの授受を容易にして、処理速
度の向上を図るとともにプログラム作成上のアルゴリズ
ムの簡素化も図った平面及び立体的に環状なシステム結
合方式を得るにある。
問題点を解決するための手段及び作用 この発明は結合路を介して相互通信が可能なセルを三次
元的に配設して各セルの水平方向に隣接する全てのセル
及び垂直方向に隣接する全てのセルを結合路により結合
させた構成にしたので、境界面上での隣接するセルが環
状に結合される丸めに、隣接すゐセルは相互に結合路を
通して通信ができるように構成したことにある。
実施例 以下図面を参照してこの発明の一実施例を説明する。
第1図及び第2図において、CLは詳細を第3図A、B
、Cに示すセルで、このセルCLは単に積和を行う演算
器でもよく、またメモリ・を有するマイクロプロセッサ
でもよい。セルOLは三次元的に配設され、水平面方向
(第1図)に配設されたセルCL及び垂直方向(第2図
)に配設されたセルCLの隣接されるセルは全て結合路
CPにょシ接続される。特にあるセルCLに注目した時
に、いずれのセルCLも同じ隣接関係にあることである
。すなわち、第1図及び第2図において、図示右下のセ
ルCL+を中心に見た場合、そのセルCL工の図示右横
は左下のセルCL、であり、また、セルCL、の真下と
なるセルは図示右上のセルCL、、さらに図示右斜め下
のセルは図示左上のセルCL、、同じ右斜め上のセルは
図示2行1列目のセルCLsに対応する。このように第
1図A、Hに示す同一記号同志が立方体の境界面および
平面での境界線上で結合される。つまり、1つのセルを
中心にして見れば水平面上の隣接する全てのセル及び垂
直方向の隣接する全てのセルと結合したことになる。
特に境界面(線)上での隣接が環状になって込る点が特
徴である。従って、隣接するセルは互に結合路CPを通
して通信が可能であり、制御情報も同様に伝達できる。
セルCLは任意の結合路CPよりデータを受け取り、処
理し、任意の結合路より出力すゐ0なお、各セルは同期
式でも良いが、非同期でも良い0非同期の時は任意のセ
ルが他のセルのメモリ上にデータを記入した時に割込に
より起動をかけてもよい。このように上記結合方式を用
いればどのような方法で通信しても良い。
ここで第3図A、B、Cにより基本セルについて述べる
。第3図A 、B 、Cにおいて、上側の面に「0′」
を中心として垂直上方向に「人′」〜「H′」まで9本
、下側の面にr O’J ?中心として垂直下方向K 
r O’Jを中心に「A′」〜「H′」まで9本、水平
面方向に「A」〜raJtで8本を有し、それぞれ「東
」、「西」、「南」、「北」、「北東」、「南東」、「
南西」、「北西」、「真上」、「真下上[真上の東、西
、商、北、北東、南西、北西」、「真下の東、西、南、
北、北東、南東、南西、北西」の方向を向いている。な
お、第3図Cは第3図Aのrlを軸に180度回転した
図である0次に第1図及び第2図に示した実施例を各メ
ツシューポイントに与え、境界面(線)上に来たら、再
び最初に戻ってエンドレス[2重、3重にセルを割付し
て行くっ例えば、第4図AK示すように平面上での割付
について述べる。第4図Aにおいて、メツシュー上の符
号a、b、c・・・ghlの各ポイントを第4図Bに示
すプロセッサアレイ(3×3)へ割付る。次にメツシュ
ー上の符号a、bC・・・を第4図Bに示すように(3
X3)づつ割付て行く、割付がメツシューの終端に来た
時、第4図Aのメツシュー上の4段目から3行を上記と
同様に割付けて行く0 発明の効果 以上述べたように、この発明によれば、分割による再割
付や、分割された境界でのデータの受渡しのオーバーヘ
ッドが殆んで無くなり、処理速度も向上すると同時に、
プログラム作成上のアルゴリズムも簡素化できる等の利
点がある。
【図面の簡単な説明】
第1図及び第2図はこの発明の一実施例を示す構成説明
図、第3図A、B、Cは基本セルの構成を示す説明図、
第4図A、Bはメツシュー上のポイントをプロセッサア
レイへ割付けるときの説明図、第5図及び第6図は従来
例のメックユーボイントを10セツサアレイへ割付ける
ときの説明図である。 CLICLI、CLl・・・セル、c p −・・結合
路。 第1図 第2図 第4図 第5図 第6図

Claims (1)

    【特許請求の範囲】
  1. (1)結合路を介して相互通信が可能なセル1個1個を
    三次元的に配設し、各水平方向の隣接する全てのセル及
    び垂直方向の隣接する全てのセルが結合路により結合さ
    れ、所定の結合路よりデータを受け取って、そのデータ
    をセルで処理した後、所定の結合路より出力するように
    したことを特徴とする平面及び立体的に環状なシステム
    結合方式。
JP59122590A 1984-06-14 1984-06-14 平面及び立体的に環状なシステム結合方式 Pending JPS61857A (ja)

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JPS61857A true JPS61857A (ja) 1986-01-06

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58218711A (ja) * 1982-06-14 1983-12-20 日立電線株式会社 熱伝導性電気絶縁シ−ト
US4841862A (en) * 1987-03-28 1989-06-27 Heidelberger Druckmaschinen Ag Device for washing the outer surface of a blanket cylinder of an offset printing machine
US4991507A (en) * 1988-10-19 1991-02-12 Dai Nippon Insatsu Kabushiki Kaisha Cleaning system for offset sheet-fed printing presses

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58218711A (ja) * 1982-06-14 1983-12-20 日立電線株式会社 熱伝導性電気絶縁シ−ト
JPS6145325B2 (ja) * 1982-06-14 1986-10-07 Hitachi Cable
US4841862A (en) * 1987-03-28 1989-06-27 Heidelberger Druckmaschinen Ag Device for washing the outer surface of a blanket cylinder of an offset printing machine
US4991507A (en) * 1988-10-19 1991-02-12 Dai Nippon Insatsu Kabushiki Kaisha Cleaning system for offset sheet-fed printing presses

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