JPS6160131A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS6160131A JPS6160131A JP18181184A JP18181184A JPS6160131A JP S6160131 A JPS6160131 A JP S6160131A JP 18181184 A JP18181184 A JP 18181184A JP 18181184 A JP18181184 A JP 18181184A JP S6160131 A JPS6160131 A JP S6160131A
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- JP
- Japan
- Prior art keywords
- microprogram
- controller
- program
- ram42
- storage device
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロプログラムにより動作するコントロー
ラのマイクロプログラム制御方式に関する。
ラのマイクロプログラム制御方式に関する。
−ｍに電子計算−の入出力バス等のバスに接続されるイ
ンターフェースコントローラは、マイクロプログラムで
動作するものが多い。たとえば、コミュニケーションコ
ントローラ等では類原点はあっても内容に差異のある神
々の制御手順馨要求される。このような場合、メインＣ
ＰＵからコントローラに対してマイクロプログラムをロ
ードするダウン−ライン・ローディング（１２１下ＤＬ
Ｌという）機能により仕事の内容：二応じたマイクロプ
ログラム制御方式して実行すれば合理的である。
ンターフェースコントローラは、マイクロプログラムで
動作するものが多い。たとえば、コミュニケーションコ
ントローラ等では類原点はあっても内容に差異のある神
々の制御手順馨要求される。このような場合、メインＣ
ＰＵからコントローラに対してマイクロプログラムをロ
ードするダウン−ライン・ローディング（１２１下ＤＬ
Ｌという）機能により仕事の内容：二応じたマイクロプ
ログラム制御方式して実行すれば合理的である。
第１図はマイクロプログラム制御方式のコントローラを
有する電子ｌｆｔ算−の一例を示すグロック、図である
。図中１はメインＣＰ Ｕ （中央演算処理装置）２は
メインメモリである。そしてメインＣＰＵＪはメモリパ
ス３ン介してメインメモリ２に対してデータの書込み、
読出し７行なう。
有する電子ｌｆｔ算−の一例を示すグロック、図である
。図中１はメインＣＰ Ｕ （中央演算処理装置）２は
メインメモリである。そしてメインＣＰＵＪはメモリパ
ス３ン介してメインメモリ２に対してデータの書込み、
読出し７行なう。
セして４はマイクロプログラムで制御されるコントロー
ラである。このコントローラ４はメインＣＰＵＩに対し
て入出力パス５乞介してデータの授受乞行なう。そして
コントローラ４にはマイクロプロセッサ４１、ＲＡＭ
（Ｒａｎｄａｍ４ｃｃｅｓｓ ｍｅｍｏｒｙ ） ４２
）ＲＯＭ （Ｒｅａｄ ｏｎｌｙｍｅｍｏｒｙ） ４３
”Ｘ 設置ｆコントローラシステムパス４４乞介して
データの授受を行なう。そしてコントローランステムノ
９ス４４と入出力ハス５との間には制御回路４５乞設け
、メインＣＰＵＩに対してデータの授受乞行なう。
ラである。このコントローラ４はメインＣＰＵＩに対し
て入出力パス５乞介してデータの授受乞行なう。そして
コントローラ４にはマイクロプロセッサ４１、ＲＡＭ
（Ｒａｎｄａｍ４ｃｃｅｓｓ ｍｅｍｏｒｙ ） ４２
）ＲＯＭ （Ｒｅａｄ ｏｎｌｙｍｅｍｏｒｙ） ４３
”Ｘ 設置ｆコントローラシステムパス４４乞介して
データの授受を行なう。そしてコントローランステムノ
９ス４４と入出力ハス５との間には制御回路４５乞設け
、メインＣＰＵＩに対してデータの授受乞行なう。
従来、このようなシステムでは、電源ビ投入すると、コ
ントローラ４はＲＯＭ４．９に記憶したマイクロプログ
ラムを開始アドレスから実行する。そしてメインＣＰＵ
Ｉから制御回路４５に対してＤＬＬの要求があれはメイ
ンメモリ２）メモリパス３、メインＣＰＵＪ、入出力パ
ス５制御回路４５、システムパス４４およびＲＡＭ４２
の経路７経てプログラムンロードする。この後、コント
ローラ４はマイクロプログラムの実行２ＲＡＭ４２にロ
ードした新たな実行アドレスへ移し、Ｎ ？！コントロ
ーラ４のマイクロプログラムはＲＡＭ４２上のアドレス
で実行する。
ントローラ４はＲＯＭ４．９に記憶したマイクロプログ
ラムを開始アドレスから実行する。そしてメインＣＰＵ
Ｉから制御回路４５に対してＤＬＬの要求があれはメイ
ンメモリ２）メモリパス３、メインＣＰＵＪ、入出力パ
ス５制御回路４５、システムパス４４およびＲＡＭ４２
の経路７経てプログラムンロードする。この後、コント
ローラ４はマイクロプログラムの実行２ＲＡＭ４２にロ
ードした新たな実行アドレスへ移し、Ｎ ？！コントロ
ーラ４のマイクロプログラムはＲＡＭ４２上のアドレス
で実行する。
また最初にメインＣＰ Ｕ １から制御回路４５へＤＬ
Ｌが要求されない場合は、コントローラ４のマイクロプ
ログラムは、そのままＲＯＭ４３に記憶した内容が実行
される。なおこれらの場合にＲＡＭ４２の一部をワーク
エリアとして使用することは勿論である。
Ｌが要求されない場合は、コントローラ４のマイクロプ
ログラムは、そのままＲＯＭ４３に記憶した内容が実行
される。なおこれらの場合にＲＡＭ４２の一部をワーク
エリアとして使用することは勿論である。
しかしながらこのようなものではメインＣＰＵＪからＤ
ＬＬが要求されない場合はコントローラのマイクロプロ
グラムはＲＯＭ４３に記憶した内容で実行される。−万
、ＲＯＭはＲＡＭに比して一般１：低速であり、特に内
容の書換えの可能なＥＰ ＲＯＭ （Ｅｒａｓａｂｌｅ
ｐｒｏｇ−ｒｇｒａｍａｂｌｅ ｒｅａｄ ｏｎｌｙ
、ｍｅｍｏｒｙ ）ではこの傾向が著しく、このよう
な素子を用いるとコントローラ全体の性能が低速のＲＯ
Ｍによって交配されること（二なる。
ＬＬが要求されない場合はコントローラのマイクロプロ
グラムはＲＯＭ４３に記憶した内容で実行される。−万
、ＲＯＭはＲＡＭに比して一般１：低速であり、特に内
容の書換えの可能なＥＰ ＲＯＭ （Ｅｒａｓａｂｌｅ
ｐｒｏｇ−ｒｇｒａｍａｂｌｅ ｒｅａｄ ｏｎｌｙ
、ｍｅｍｏｒｙ ）ではこの傾向が著しく、このよう
な素子を用いるとコントローラ全体の性能が低速のＲＯ
Ｍによって交配されること（二なる。
本発明は上記の事情（１鑑みてなされたものでコントロ
ーラのマイクロプログラムの実行全高速化し、それによ
って機能を同上することができるマイクログログラム制
御方式乞提供することを目的とするものである。
ーラのマイクロプログラムの実行全高速化し、それによ
って機能を同上することができるマイクログログラム制
御方式乞提供することを目的とするものである。
本発明は１）ＬＬ要求があれば当該マイクロプログラム
ン高遠の記憶デバイスヘロードして実行し、ＤＬＬ要求
のない場合は不揮発性のデバイスに記憶したマイクロプ
ログラムを高速動作の可能な高速の記憶デバイスヘロー
ドして実行することを特徴とするものである。
ン高遠の記憶デバイスヘロードして実行し、ＤＬＬ要求
のない場合は不揮発性のデバイスに記憶したマイクロプ
ログラムを高速動作の可能な高速の記憶デバイスヘロー
ドして実行することを特徴とするものである。
以下本発明の一実施例χ第１図Ｃ二示す１０ツク因、第
２図に示すプログラムの実行の概念を示す図を参照して
詳細に説明する。
２図に示すプログラムの実行の概念を示す図を参照して
詳細に説明する。
すなわち第１図は本発明のマイクロプログラム制御方式
を実行する装置の一例ン示す１０ツク図でメインＣＰＵ
１、メインメモリ２等からなるメインシステムと、この
メインシステムに対してデータの授受１行なうコントロ
ーラ４を設けている。このコントローラ４は第２図（−
示す概念図のように電源投入（図示Ａ）＋二よりＲＯＭ
４３の予め定めた実行開始アドレスからＲＯＭ４３に記
憶したプログラムの実行を開始する。そしてこのプログ
ラム）二よりメインＣＰＵＪからのＤＬＬ要求（図示Ｂ
）がなされているか否かを判定（図示Ｃ）する。そして
この判定結果がＹＥＳ、すなわちＤＬＬ要求がなされて
いる場合はメインＣＰＵＩからのマイクロプログラムの
グラン・ライン・ローディング制御（図示Ｄ）Ｚ打ない
当該マイクロプログラムをＲＡＭ４２ヘロードし、この
Ｒｈ、Ｍ２Ｒ上のプログラムへ実行を移す。−万上記判
定結果がＮＯｌすなわちＤＬＬ要求のない場合は、ＲＯ
Ｍ４３に記憶したマイクロプログラム乞ＲＡＭ４２へ転
送（図示Ｅ）Ｌ、このＲＡＭ４２上のプログラムへ実行
ン移す。
を実行する装置の一例ン示す１０ツク図でメインＣＰＵ
１、メインメモリ２等からなるメインシステムと、この
メインシステムに対してデータの授受１行なうコントロ
ーラ４を設けている。このコントローラ４は第２図（−
示す概念図のように電源投入（図示Ａ）＋二よりＲＯＭ
４３の予め定めた実行開始アドレスからＲＯＭ４３に記
憶したプログラムの実行を開始する。そしてこのプログ
ラム）二よりメインＣＰＵＪからのＤＬＬ要求（図示Ｂ
）がなされているか否かを判定（図示Ｃ）する。そして
この判定結果がＹＥＳ、すなわちＤＬＬ要求がなされて
いる場合はメインＣＰＵＩからのマイクロプログラムの
グラン・ライン・ローディング制御（図示Ｄ）Ｚ打ない
当該マイクロプログラムをＲＡＭ４２ヘロードし、この
Ｒｈ、Ｍ２Ｒ上のプログラムへ実行を移す。−万上記判
定結果がＮＯｌすなわちＤＬＬ要求のない場合は、ＲＯ
Ｍ４３に記憶したマイクロプログラム乞ＲＡＭ４２へ転
送（図示Ｅ）Ｌ、このＲＡＭ４２上のプログラムへ実行
ン移す。
このようにすれはメインＣＰＵＩのＤＬＬ要求に係わら
ずコントローラ４のマイクロプログラムは高速動作の可
能なＲＡＭ４２上で実行することになる。したがってコ
ントローラ４を高速動作でさ、それによって機能を同上
することかでさる。
ずコントローラ４のマイクロプログラムは高速動作の可
能なＲＡＭ４２上で実行することになる。したがってコ
ントローラ４を高速動作でさ、それによって機能を同上
することかでさる。
なお本発明は上記実施例にμｍ（定されるものではなく
、コントローラのマイクロプログラムビ低速の不揮発性
の記憶デバイスに記憶し、実行時にアクセスタイムの速
い高速の記憶デバイスへリロケートして実行するものに
任意に適用できることは勿論である。
、コントローラのマイクロプログラムビ低速の不揮発性
の記憶デバイスに記憶し、実行時にアクセスタイムの速
い高速の記憶デバイスへリロケートして実行するものに
任意に適用できることは勿論である。
以上のように本発明によれはマイクロプログラムをアク
セスタイムの速い高速の記憶デバイスへ転送して行なう
のでコントローラの動作Ｚ高速化し、機能を同上するこ
とができるマイクロプログラム制御方式ヲ提供できる。
セスタイムの速い高速の記憶デバイスへ転送して行なう
のでコントローラの動作Ｚ高速化し、機能を同上するこ
とができるマイクロプログラム制御方式ヲ提供できる。
第１図は本発明の方式乞実行する装置の一例を示すブロ
ック図、第２図は本発明のマイクロプログラム制御方式
の概念ン説明する図である。 １・・・メインＣＰＵ、、２・・・メインメモリ、３・
・・メモリパス、４・°・コントローラ、５・・・入出
力バス、４ノ・・・マイクロゾロセノｆ、４２・・・Ｒ
ＡＭ、４３・・・ＲＯＭ、４５・・・制御回路。
ック図、第２図は本発明のマイクロプログラム制御方式
の概念ン説明する図である。 １・・・メインＣＰＵ、、２・・・メインメモリ、３・
・・メモリパス、４・°・コントローラ、５・・・入出
力バス、４ノ・・・マイクロゾロセノｆ、４２・・・Ｒ
ＡＭ、４３・・・ＲＯＭ、４５・・・制御回路。
Claims (2)
- （１）メインシステムのバスに接続されマイクロプログ
ラムによって制御されるコントローラにおいて、メイン
システムからダウン・ライン・ローディングを要求され
ているときはメインシステムから送られるプログラムを
高速の記憶デバイスへロードして実行し、メインシステ
ムからダウン・ライン・ローディングの要求のなされて
いないときはマイクロプログラムを記憶した不揮発性の
記憶デバイスの内容を上記高速の記憶デバイスへ転送し
て実行するマイクロプログラム制御方式。 - （２）特許請求の範囲第１項記載のものにおいて高速の
記憶デバイスはＲＡＭ、不揮発性の記憶デバイスはＲＯ
Ｍであるマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18181184A JPS6160131A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18181184A JPS6160131A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160131A true JPS6160131A (ja) | 1986-03-27 |
Family
ID=16107246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18181184A Pending JPS6160131A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0292237A2 (en) * | 1987-05-19 | 1988-11-23 | Hitachi Maxell Ltd. | IC card and IC card information processing system using the IC card |
| KR960024922A (ko) * | 1994-12-29 | 1996-07-20 | 김광호 | 프로그램로더를 갖는 마이크로프로세서 시스템 |
| US5737762A (en) * | 1993-12-08 | 1998-04-07 | Kabushiki Kaisha Toshiba | Data recording/reproducing system capable of processing servo process program at high speed |
-
1984
- 1984-08-31 JP JP18181184A patent/JPS6160131A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0292237A2 (en) * | 1987-05-19 | 1988-11-23 | Hitachi Maxell Ltd. | IC card and IC card information processing system using the IC card |
| US5737762A (en) * | 1993-12-08 | 1998-04-07 | Kabushiki Kaisha Toshiba | Data recording/reproducing system capable of processing servo process program at high speed |
| KR960024922A (ko) * | 1994-12-29 | 1996-07-20 | 김광호 | 프로그램로더를 갖는 마이크로프로세서 시스템 |
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