JPS6155341B2 - - Google Patents
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- JPS6155341B2 JPS6155341B2 JP4994979A JP4994979A JPS6155341B2 JP S6155341 B2 JPS6155341 B2 JP S6155341B2 JP 4994979 A JP4994979 A JP 4994979A JP 4994979 A JP4994979 A JP 4994979A JP S6155341 B2 JPS6155341 B2 JP S6155341B2
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- JP
- Japan
- Prior art keywords
- circuit
- coil
- high voltage
- switching circuit
- capacitor
- Prior art date
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Links
- 239000003990 capacitor Substances 0.000 claims description 25
- 230000000903 blocking effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/305—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a thyratron or thyristor type requiring extinguishing means
- H02M3/315—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
- Details Of Television Scanning (AREA)
Description
【発明の詳細な説明】
本発明はテレビジヨン受像機に適用して好適な
高圧発生回路に関し、安定化された高圧を得るこ
とのできる高圧発生回路に関する。
高圧発生回路に関し、安定化された高圧を得るこ
とのできる高圧発生回路に関する。
従来のテレビジヨン受像機、特に放送局で使用
されるモニタテレビジヨン受像機の高圧発生回路
は、その高圧の安定化のためにシリーズレギユレ
ータ方式を採用していたが、効率が悪く損失が多
いという欠点があつた。
されるモニタテレビジヨン受像機の高圧発生回路
は、その高圧の安定化のためにシリーズレギユレ
ータ方式を採用していたが、効率が悪く損失が多
いという欠点があつた。
斯る点に鑑み、本発明は効率が良く損失が少な
く、安定化された高圧を得ることのできる高圧発
生回路を提案せんとするものである。
く、安定化された高圧を得ることのできる高圧発
生回路を提案せんとするものである。
本発明による高圧発生回路は、一定の周期でオ
ンオフせしめられる第１のスイツチング回路と、
この第１のスイツチング回路に並列接続された共
振コンデンサと、第１のスイツチング回路に接続
されたフライバツクトランスと、このフライバツ
クトランスに接続された整流回路とを有する高圧
発生回路に於いて、直流阻止コンデンサ、インダ
クタ及び第２のスイツチング回路から成る直列回
路を第１のスイツチング回路に並列接続してな
り、フライバツク期間の後半に於いて第２のスイ
ツチング回路のターンオンの位相を整流回路の出
力電圧に応じて制御するようにして構成したもの
である。
ンオフせしめられる第１のスイツチング回路と、
この第１のスイツチング回路に並列接続された共
振コンデンサと、第１のスイツチング回路に接続
されたフライバツクトランスと、このフライバツ
クトランスに接続された整流回路とを有する高圧
発生回路に於いて、直流阻止コンデンサ、インダ
クタ及び第２のスイツチング回路から成る直列回
路を第１のスイツチング回路に並列接続してな
り、フライバツク期間の後半に於いて第２のスイ
ツチング回路のターンオンの位相を整流回路の出
力電圧に応じて制御するようにして構成したもの
である。
以下に図面を参照して本発明の実施例を詳細に
説明する。先ず第１図を参照して本発明の第１の
実施例を説明する。Q1は第１のスイツチング素
子としてのスイツチングトランジスタであつて、
そのベースに入力端子１から水平パルスが供給さ
れて、このトランジスタQ1がオンオフ制御せし
められる。トランジスタQ1のエミツタは接地さ
れ、コレクタはフライバツクトランスFBTの１
次コイルL2を介して直流電源＋Ｂに接続され
る。C1は共振コンデンサであつて、トランジス
タQ1のコレクタ及びエミツタ間に並列接続され
る。D1はダンパーダイオード、D2はダイオード
で、ダンパーダイオードD1のカソードがトラン
ジスタQ1のコレクタに接続され、ダイオードD1
のアノードがダイオードD2のカソードに接続さ
れ、ダイオードD2のアノードが接地される。そ
して、トランジスタQ1とダンパーダイオードD1
とで第１のスイツチング回路を構成している。
説明する。先ず第１図を参照して本発明の第１の
実施例を説明する。Q1は第１のスイツチング素
子としてのスイツチングトランジスタであつて、
そのベースに入力端子１から水平パルスが供給さ
れて、このトランジスタQ1がオンオフ制御せし
められる。トランジスタQ1のエミツタは接地さ
れ、コレクタはフライバツクトランスFBTの１
次コイルL2を介して直流電源＋Ｂに接続され
る。C1は共振コンデンサであつて、トランジス
タQ1のコレクタ及びエミツタ間に並列接続され
る。D1はダンパーダイオード、D2はダイオード
で、ダンパーダイオードD1のカソードがトラン
ジスタQ1のコレクタに接続され、ダイオードD1
のアノードがダイオードD2のカソードに接続さ
れ、ダイオードD2のアノードが接地される。そ
して、トランジスタQ1とダンパーダイオードD1
とで第１のスイツチング回路を構成している。
又、直流阻止コンデンサC2、インダクタとし
てのコイルL1及び第２のスイツチング回路から
成る直列回路がトランジスタQ1のコレクタ及び
エミツタ間に並列接続されている。この場合第２
のスイツチング回路は、上述の第２のダイオード
D2と半導体制御整流素子としてのサイリスタQ2
とから構成されている。そして、コンデンサC2
とコイルL1との直列回路の一端がトランジスタ
Q1のコレクタに接続され、その他端がダイオー
ドD1及びD2の接続中点に接続されると共にサイ
リスタQ2のアノードに接続される。サイリスタ
Q2のカソードは接地される。フライバツクトラ
ンスFBTの２次コイルL3の一端が接地されると
共に、他端が整流回路（倍圧整流回路）２の入力
側に接続され、その出力側より高圧出力端子３が
導出されている。４は高圧検出回路であつて、高
圧出力端子３に得られる高圧の変化が検出され
る。そして、高圧検出回路４の検出出力がスイツ
チング信号発生回路５に供給され、そのスイツチ
ング信号がサイリスタQ2のゲートに供給される
ように成されている。そして、このサイリスタ
Q2はフライバツク期間の後半に於いてスイツチ
ング信号発生回路５よりのスイツチング信号によ
りターンオンの位相が整流回路２の出力電力に応
じて制御される。この場合、高圧出力が上昇した
時はサイリスタQ2のターンオンの位相は遅れ高
圧出力が低下した時はターンオンの位相が進むよ
うに制御される。
てのコイルL1及び第２のスイツチング回路から
成る直列回路がトランジスタQ1のコレクタ及び
エミツタ間に並列接続されている。この場合第２
のスイツチング回路は、上述の第２のダイオード
D2と半導体制御整流素子としてのサイリスタQ2
とから構成されている。そして、コンデンサC2
とコイルL1との直列回路の一端がトランジスタ
Q1のコレクタに接続され、その他端がダイオー
ドD1及びD2の接続中点に接続されると共にサイ
リスタQ2のアノードに接続される。サイリスタ
Q2のカソードは接地される。フライバツクトラ
ンスFBTの２次コイルL3の一端が接地されると
共に、他端が整流回路（倍圧整流回路）２の入力
側に接続され、その出力側より高圧出力端子３が
導出されている。４は高圧検出回路であつて、高
圧出力端子３に得られる高圧の変化が検出され
る。そして、高圧検出回路４の検出出力がスイツ
チング信号発生回路５に供給され、そのスイツチ
ング信号がサイリスタQ2のゲートに供給される
ように成されている。そして、このサイリスタ
Q2はフライバツク期間の後半に於いてスイツチ
ング信号発生回路５よりのスイツチング信号によ
りターンオンの位相が整流回路２の出力電力に応
じて制御される。この場合、高圧出力が上昇した
時はサイリスタQ2のターンオンの位相は遅れ高
圧出力が低下した時はターンオンの位相が進むよ
うに制御される。
次にこの第１図の高圧発生回路の動作を説明し
よう。第２図は第１図の高圧発生回路の各部の電
圧及び電流波形を示す。第２図Ａはトランジスタ
Q1のコレクタ電圧ＶC（Q1）の電圧波形を示す。
第２図ＢはサイリスタQ2のゲート電流ＩG（Q2）
の波形を示す。第２図ＣはサイリスタQ2のアノ
ード電圧ＶA（Q2）の波形を示す。第２図Ｄはサ
イリスタQ2のアノード電流ＩA（Q2）の波形を示
す。第２図ＥはダイオードD1の電流Ｉ（D1）の波
形を示す。第２図ＦはダイオードD2の電流Ｉ
（D2）の波形を示す。第２図ＧはコイルL1に流れ
る電流Ｉ（L1）の波形を示す。第２図Ｈはコイル
L2に流れる電流Ｉ（L2）の波形を示す。第２図Ｉ
はトランジスタQ1のコレクタ電流ＩC（Q1）の波
形を示す。第２図ＪはコンデンサC2及びコイル
L1の接続中点Ｐの電圧Ｖ（Ｐ）の波形を示す。
第２図ＫはトランジスタQ1のベースに供給され
る水平パルス電圧ＶB（Q1）の波形を示す。又、
T0，T1，………，T9はこれら波形に共通な時点
を示す。T0−T3及びT5−T9は夫々フライバツク
期間を示す。又、T0−T1及びT5−T7は夫々フラ
イバツク期間の前半を示す。T1−T3及びT7−T9
はフライバツク期間の後半を示す。T3−T5は非
フライバツク期間を示す。T3−T4は非フライバ
ツク期間の前半であつて、ダンパー期間である。
T4−T5はフライバツク期間の後半であつてトラ
ンジスタ期間である。時点T2及びT8はサイリス
タQ2がターンオンした時点示す。時点T2及びT8
は夫々T1−T3及びT7−T9の各期間内に存する。
そして時点T2及びT8は高圧出力が上がつた時は
第２図に於いて右側に移動し、高圧出力が低下し
た時は左側に移動する。
よう。第２図は第１図の高圧発生回路の各部の電
圧及び電流波形を示す。第２図Ａはトランジスタ
Q1のコレクタ電圧ＶC（Q1）の電圧波形を示す。
第２図ＢはサイリスタQ2のゲート電流ＩG（Q2）
の波形を示す。第２図ＣはサイリスタQ2のアノ
ード電圧ＶA（Q2）の波形を示す。第２図Ｄはサ
イリスタQ2のアノード電流ＩA（Q2）の波形を示
す。第２図ＥはダイオードD1の電流Ｉ（D1）の波
形を示す。第２図ＦはダイオードD2の電流Ｉ
（D2）の波形を示す。第２図ＧはコイルL1に流れ
る電流Ｉ（L1）の波形を示す。第２図Ｈはコイル
L2に流れる電流Ｉ（L2）の波形を示す。第２図Ｉ
はトランジスタQ1のコレクタ電流ＩC（Q1）の波
形を示す。第２図ＪはコンデンサC2及びコイル
L1の接続中点Ｐの電圧Ｖ（Ｐ）の波形を示す。
第２図ＫはトランジスタQ1のベースに供給され
る水平パルス電圧ＶB（Q1）の波形を示す。又、
T0，T1，………，T9はこれら波形に共通な時点
を示す。T0−T3及びT5−T9は夫々フライバツク
期間を示す。又、T0−T1及びT5−T7は夫々フラ
イバツク期間の前半を示す。T1−T3及びT7−T9
はフライバツク期間の後半を示す。T3−T5は非
フライバツク期間を示す。T3−T4は非フライバ
ツク期間の前半であつて、ダンパー期間である。
T4−T5はフライバツク期間の後半であつてトラ
ンジスタ期間である。時点T2及びT8はサイリス
タQ2がターンオンした時点示す。時点T2及びT8
は夫々T1−T3及びT7−T9の各期間内に存する。
そして時点T2及びT8は高圧出力が上がつた時は
第２図に於いて右側に移動し、高圧出力が低下し
た時は左側に移動する。
第１図に於いてサイリスタQ2がオフの時はそ
の等価回路は第３図に示す如くであつて、コンデ
ンサC2及びコイルL1が設けられていないのと同
様であり、この場合には従来の高圧発生回路と同
様な構成となる。しかし、サイリスタQ2がオン
となると第１図の等価回路は第４図に示す如くな
りコイルL2に対し、コンデンサC2及びコイルL1
の直列回路が並列接続されることになる。従つ
て、この回路の特徴を端的に言えば、コンデンサ
C2の端子電圧を変化させることによりコイルの
エネルギーを変化させ、フライバツクパルスを高
圧の変化に応じてパルス変調することになる。即
ち、第３図の場合はコイルのエネルギーは小さ
く、第４図の場合はコイルのエネルギーが大で、
フライバツクパルスのパルス幅は狭くなる。
の等価回路は第３図に示す如くであつて、コンデ
ンサC2及びコイルL1が設けられていないのと同
様であり、この場合には従来の高圧発生回路と同
様な構成となる。しかし、サイリスタQ2がオン
となると第１図の等価回路は第４図に示す如くな
りコイルL2に対し、コンデンサC2及びコイルL1
の直列回路が並列接続されることになる。従つ
て、この回路の特徴を端的に言えば、コンデンサ
C2の端子電圧を変化させることによりコイルの
エネルギーを変化させ、フライバツクパルスを高
圧の変化に応じてパルス変調することになる。即
ち、第３図の場合はコイルのエネルギーは小さ
く、第４図の場合はコイルのエネルギーが大で、
フライバツクパルスのパルス幅は狭くなる。
次に第２図に於ける各時点に於ける等価回路を
第５図乃至第１０図に示し、これを参照し乍ら第
１図の高圧発生回路の動作を更に説明する。フラ
イバツク期間T0−T3の後半の期間T1−T3では共
振コンデンサC1に貯えられた静電エネルギーが
コイルL2又はコイルL1及びL2に移動してこれら
に磁気エネルギーが貯えられる期間である。そし
てこの期間T1−T3内の時点T2に於いてサイリス
タQ2がオンになると第４図に示した如くコイル
L2に対しコイルL1が並列接続されたことにな
り、期間T2−T3に於ては共振コンデンサC1より
の静電エネルギーはコイルL1，L2の両方に移動
せしめられる。（第５図参照） ダンパー期間T3−T4では、ダイオードD1，D2
が共に導通し、第６図に示す如くコイルL2に発
生した逆起電力に基づいたコイルL2よりの電流
はダイオードD2−D1を通じて流れ、更にコイル
L1の逆起電力に基づく電流がダイオードD1を介
してコンデンサC2に流れ込み静電エネルギーと
して貯えられる。
第５図乃至第１０図に示し、これを参照し乍ら第
１図の高圧発生回路の動作を更に説明する。フラ
イバツク期間T0−T3の後半の期間T1−T3では共
振コンデンサC1に貯えられた静電エネルギーが
コイルL2又はコイルL1及びL2に移動してこれら
に磁気エネルギーが貯えられる期間である。そし
てこの期間T1−T3内の時点T2に於いてサイリス
タQ2がオンになると第４図に示した如くコイル
L2に対しコイルL1が並列接続されたことにな
り、期間T2−T3に於ては共振コンデンサC1より
の静電エネルギーはコイルL1，L2の両方に移動
せしめられる。（第５図参照） ダンパー期間T3−T4では、ダイオードD1，D2
が共に導通し、第６図に示す如くコイルL2に発
生した逆起電力に基づいたコイルL2よりの電流
はダイオードD2−D1を通じて流れ、更にコイル
L1の逆起電力に基づく電流がダイオードD1を介
してコンデンサC2に流れ込み静電エネルギーと
して貯えられる。
トランジスタ期間T4−T5に於いては、トラン
ジスタQ1が導通し第７図に示す如くコイルL2に
は直流電源＋Ｂに基づいて鋸歯状波電流が流れ、
コイルL1にはコンデンサC2の端子電圧に基づい
て鋸歯状波電流が流れる。この場合直流電源＋Ｂ
に基づく直流は、コイルL1には流れないためコ
イルL1の鋸歯状波電流は第２図Ｇに示す如く平
均値が零となるようにコンデンサC2に電荷が蓄
積される。ダンパー期間T5−T9の前半T5−T7の
更に前半T5−T6に於いては、第８図に示す如く
コイルL1及びL2よりの鋸歯状波電流がコンデン
サC1に流れ込んでコンデンサC1に電荷が蓄積さ
れる。
ジスタQ1が導通し第７図に示す如くコイルL2に
は直流電源＋Ｂに基づいて鋸歯状波電流が流れ、
コイルL1にはコンデンサC2の端子電圧に基づい
て鋸歯状波電流が流れる。この場合直流電源＋Ｂ
に基づく直流は、コイルL1には流れないためコ
イルL1の鋸歯状波電流は第２図Ｇに示す如く平
均値が零となるようにコンデンサC2に電荷が蓄
積される。ダンパー期間T5−T9の前半T5−T7の
更に前半T5−T6に於いては、第８図に示す如く
コイルL1及びL2よりの鋸歯状波電流がコンデン
サC1に流れ込んでコンデンサC1に電荷が蓄積さ
れる。
更にフライバツク期間T5−T9の前半T5−T7の
更に後半T6−T7に於いては、第９図に示す如く
コイルL2よりの鋸歯状波電流がコンデンサC1に
流れ込んでこれに電荷が蓄積されると共に、コイ
ルL1よりの電流がコンデンサC2に流れ込んでこ
れに蓄積される。
更に後半T6−T7に於いては、第９図に示す如く
コイルL2よりの鋸歯状波電流がコンデンサC1に
流れ込んでこれに電荷が蓄積されると共に、コイ
ルL1よりの電流がコンデンサC2に流れ込んでこ
れに蓄積される。
フライバツク期間T5−T9の後半T7−T9の更に
前半T7−T8に於いては、第１０図に示す如くコ
ンデンサC1の端子電圧に基づいてコイルL2に電
流が流れてコイルL2にエネルギーが蓄積され
る。この第１０図は期間T1−T2の動作に於いて
も同様である。
前半T7−T8に於いては、第１０図に示す如くコ
ンデンサC1の端子電圧に基づいてコイルL2に電
流が流れてコイルL2にエネルギーが蓄積され
る。この第１０図は期間T1−T2の動作に於いて
も同様である。
そして、時点T8に於いてサイリスタQ2がオン
となると、コンデンサC1よりの電流は第５図に
示す如くコイルL2のみならずコイルL1にも流れ
始める。そしてこの状態が時点T9まで続くこと
になる。
となると、コンデンサC1よりの電流は第５図に
示す如くコイルL2のみならずコイルL1にも流れ
始める。そしてこの状態が時点T9まで続くこと
になる。
第１１図は本発明の他の実施例であつて、第１
図と対応する部分には同一符号を付して重複説明
を省略するが、本実施例ではダンパーダイオード
D1がトランジスタQ1のコレクタ・エミツタ間に
並列接続され、ダイオードD1とダイオードD2と
の接続が切り離された場合である。この場合も実
質的に第１図と同様な作用効果を有するものでこ
れ以上の説明は省略する。
図と対応する部分には同一符号を付して重複説明
を省略するが、本実施例ではダンパーダイオード
D1がトランジスタQ1のコレクタ・エミツタ間に
並列接続され、ダイオードD1とダイオードD2と
の接続が切り離された場合である。この場合も実
質的に第１図と同様な作用効果を有するものでこ
れ以上の説明は省略する。
上述せる本発明によれば、一定の周期でオンオ
フせしめられる第１のスイツチング回路と、この
第１のスイツチング回路に並列接続された共振コ
ンデンサと、第１のスイツチング回路に接続され
たフライバツクトランスと、このフライバツクト
ランスに接続された整流回路とを有する高圧発生
回路に於いて、直流阻止コンデンサ、インダクタ
及び第２のスイツチング回路からなる直列回路を
第１のスイツチング回路に並列接続し、フライバ
ツク期間の後半に於いて第２のスイツチング回路
のターンオンの位相を整流回路の出力電圧に応じ
て制御するようにしたものであるから、安定され
た高圧が得られると共に、効率がよくしかも損失
のないこの種高圧発生回路を得ることができる。
フせしめられる第１のスイツチング回路と、この
第１のスイツチング回路に並列接続された共振コ
ンデンサと、第１のスイツチング回路に接続され
たフライバツクトランスと、このフライバツクト
ランスに接続された整流回路とを有する高圧発生
回路に於いて、直流阻止コンデンサ、インダクタ
及び第２のスイツチング回路からなる直列回路を
第１のスイツチング回路に並列接続し、フライバ
ツク期間の後半に於いて第２のスイツチング回路
のターンオンの位相を整流回路の出力電圧に応じ
て制御するようにしたものであるから、安定され
た高圧が得られると共に、効率がよくしかも損失
のないこの種高圧発生回路を得ることができる。
第１図は本発明の一実施例を示すブロツク線
図、第２図はその各部の波形を示す波形図、第３
図乃至第１０図は第１図の動作説明に供する等価
回路を示す回路図、第１１図は本発明の他の実施
例を示す回路図である。 Q1及びD1は第１のスイツチング回路を構成す
る第１のスイツチング素子（スイツチングトラン
ジスタ）及びダンパーダイオード、Q2及びD2は
第２のスイツチング回路を構成する半導体制御整
流素子（サイリスタ）及びダイオード、C2は直
流阻止コンデンサ、L1はインダクタ（コイル）、
FBTはフライバツクトランス、L2はその１次コ
イル、L3はその２次コイル、２は整流回路、４
は高圧検出回路、５はスイツチング信号発生回路
である。
図、第２図はその各部の波形を示す波形図、第３
図乃至第１０図は第１図の動作説明に供する等価
回路を示す回路図、第１１図は本発明の他の実施
例を示す回路図である。 Q1及びD1は第１のスイツチング回路を構成す
る第１のスイツチング素子（スイツチングトラン
ジスタ）及びダンパーダイオード、Q2及びD2は
第２のスイツチング回路を構成する半導体制御整
流素子（サイリスタ）及びダイオード、C2は直
流阻止コンデンサ、L1はインダクタ（コイル）、
FBTはフライバツクトランス、L2はその１次コ
イル、L3はその２次コイル、２は整流回路、４
は高圧検出回路、５はスイツチング信号発生回路
である。
Claims (1)
- １ 一定の周期でオンオフせしめられる第１のス
イツチング回路と、該第１のスイツチング回路に
並列接続された共振コンデンサと、上記第１のス
イツチング回路に接続されたフライバツクトラン
スと、該フライバツクトランスに接続された整流
回路とを有する高圧発生回路に於いて、直流阻止
コンデンサ、インダクタ及び第２のスイツチング
回路から成る直列回路を上記第１のスイツチング
回路に並列接続して成り、フライバツク期間の後
半に於いて上記第２のスイツチング回路のターン
オンの位相を上記整流回路の出力電圧に応じて制
御するようにしたことを特徴とする高圧発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4994979A JPS55141971A (en) | 1979-04-23 | 1979-04-23 | High voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4994979A JPS55141971A (en) | 1979-04-23 | 1979-04-23 | High voltage generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55141971A JPS55141971A (en) | 1980-11-06 |
| JPS6155341B2 true JPS6155341B2 (ja) | 1986-11-27 |
Family
ID=12845273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4994979A Granted JPS55141971A (en) | 1979-04-23 | 1979-04-23 | High voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55141971A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0687655B2 (ja) * | 1985-06-26 | 1994-11-02 | ソニー株式会社 | 高圧制御回路 |
| JPH0681500B2 (ja) * | 1988-12-05 | 1994-10-12 | 富士通電装株式会社 | スイッチング回路 |
| JPH0681501B2 (ja) * | 1988-12-05 | 1994-10-12 | 富士通電装株式会社 | スイッチング回路 |
-
1979
- 1979-04-23 JP JP4994979A patent/JPS55141971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55141971A (en) | 1980-11-06 |
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