JPS6147459B2

JPS6147459B2 -

Info

Publication number: JPS6147459B2
Application number: JP54159531A
Authority: JP
Inventors: Noboru Yamamoto; Kenichi Okada; Shinji Sasaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1979-12-07
Filing date: 1979-12-07
Publication date: 1986-10-20
Also published as: JPS5682939A

Description

【発明の詳細な説明】本発明は、回線アクテイベート処理方式、特に
中央処理装置と主記憶装置とチヤネル装置と複数
のライン・アダプタとを有するデータ伝送システ
ムにおいて、中央処理装置が各ライン・アダプタ
を指定してイニシヤライズ・コマンドを発した際
に、チヤネル装置が当該ライン・アダプタのセン
ス情報を読取つて、当該ライン・アダプタが通信
可能な状態にあるか否かをチエツクするように
し、各ライン・アダプタ上に従来設けられている
機番などのハードウエア設定盤を省略できるよう
にした回線アクテイベート処理方式に関するもの
である。

従来、複数のライン・アダプタが設けられ、該
ライン・アダプタを介して通信回線によつて端末
装置と通信するデータ伝送システムにおいては、
各ライン・アダプタ上に当該アダプタの機番など
を設定するハードウエア設定盤が用意される。そ
して、各ユーザ・システム毎にライン・アダプタ
の使用個数が異なることから、システムに接続さ
れる各ライン・アダプタ毎に機番をハードウエア
設定しておき、中央処理装置が各ライン・アダプ
タを指定したイニシヤライズ時に、上記ハードウ
エア設定の内容を読取つて当該ライン・アダプタ
がシステムに物理的に接続されていることを知つ
て、イニシヤライズ・コマンドを発して、アクテ
イベートするようにしていた。

しかし、上記ハードウエア設定盤による設定に
当つては、人手が介在して設定ミスを生じること
があり、設定ミスに伴なうトラブルが比較的高い
頻度で発生する。

本発明は、上記の点を解決することを目的とし
ており、上記ハードウエア設定盤を可能な限ぎ
り、なくするようにすることを目的としている。
そしてそのため、本発明の回線アクテイベート処
理方式は、中央処理装置と主記憶装置とチヤネル
装置と該チヤネル装置に接続されかつ端末装置と
各々接続される複数のライン・アダプタとを有す
るデータ伝送システムにおいて、上記各ライン・
アダプタ上に存在してモデムの状態情報やライ
ン・アダプタと端末との間の管理情報を含む情報
を保持するステータス情報レジスタの内容を上記
チヤネル装置が読取り得るよう構成すると共に、
上記中央処理装置からの上記各ライン・アダプタ
に対するイニシヤライズ・コマンドに対応して、
上記チヤネル装置が該当するライン・アダプタの
上記ステータス情報レジスタの内容をセンスし、
当該センスした内容中のイニシヤライズ・コマン
ドの実行結果を意味する情報にもとづいて、当該
ライン・アダプタが物理的に接続されておりかつ
通信可能な状態にあるとき、ネツトワーク状態を
表示するネツトワーク・テーブル上に当該ライ
ン・アダプタの機番が登録されることを特徴とし
ている。以下図面を参照しつつ説明する。

第１図は本発明が適用されるデータ伝送システ
ムの一実施例構成、第２図はチヤネル装置の一実
施例構成、第３図はライン・アダプタの一実施例
構成を示す。

第１図において、CPUは中央処理装置、MEM
は主記憶装置、Ｃ−BUSはバス、１はチヤネル
装置、２はマイクロプロセツサであつてチヤネル
装置を制御するもの、３はチヤネル装置内主メモ
リ、４−０ないし４−７は夫々ライン・アダプ
タ、５はLAバスを表わしている。

中央処理装置CPUが例えばライン・アダプタ
４−０に接続されている図示しない１つの端末に
データを送信する場合、次の如く行われる。即
ち、 (1) 中央処理装置CPUは、主記憶装置MEM上の
データ・バツフア領域に送信データをセツトす
る。そして、当該送信データの格納位置を表わ
すアドレス情報や送信データの長さを表わすレ
ングス情報をチヤネル装置１に通知する。即ち
センド・コマンドを発する。

(2) これによつて、チヤネル装置１は、DMA制
御によつて上記主記憶装置MEM上の送信デー
タを第１図図示の装置内主メモリ３上に写し取
つてコピー・データをつくり、上記主記憶装置
MEM上のデータ・バツフア領域を解放する。

(3) 次いでチヤネル装置１はライン・アダプタ４
−０に対して送信コマンドを発し、ライン・ア
ダプタ４−０はDMA制御によつて上記装置内
主メモリ３上のコピー・データを例えば１バイ
トずつ読取つて図示しない端末装置に送信す
る。

(4) 送信がすべて正常に終了すると、チヤネル装
置１は中央処理装置CPUに対してこの旨を報
告する。

上記概念的に説明した如く、データ送信が行わ
れるが、ライン・アダプタ側からのデータを受信
する場合、ライン・アダプタがDMA制御によつ
て装置内主メモリ３内にデータを格納し、チヤネ
ル装置１がDMA制御によつて主記憶装置MEM内
に当該データを書き写して中央処理装置CPUに
割込みをかけるようにされる。

上記の如きシステムにおいては、本願明細書冒
頭に述べた如く、各ライン・アダプタにハードウ
エア設定盤を設けておき、これにもとづいて各ラ
イン・アダプタがアクテイベートされるようにさ
れていた。これに対して、本発明の場合、中央処
理装置CPUが各ライン・アダプタを指定してイ
ニシヤル・コマンドを発したとき、チヤネル装置
１が当該ライン・アダプタのステータス情報をセ
ンスして当該ライン・アダプタの物理的な接続の
有無を判定し、また必要に応じて診断試験を行つ
た、通信可能状態にある場合に当該ライン・アダ
プタの機番をネツトワーク・テーブル上に書込ん
で、アクテイベートを行うようにする。

以下第２図および第３図を参照して説明をつづ
ける。図において、符号１，２，３，４−０ない
し４−７，５は第１図に対応し、８−０ないし８
−７は夫々装置内主メモリ３のデータ・バツフア
域であつて上記のコピー・データが格納されるよ
うになつており各ライン・アダプタ４−０ないし
４−７対応に用意されるもの、９は装置内主メモ
リ・アドレス格納部であつて内部が各ライン・ア
ダプタ４−０ないし４−７対応に区分されており
対応するライン・アダプタがDMA制御によるデ
ータ送受を行う際のDMAアドレス情報が格納さ
れるもの、１０はレングス情報格納部であつて内
部が各ライン・アダプタ４−０ないし４−７対応
に区分されており対応するライン・アダプタが
DMA制御によるデータ送受を行う際の転送バイ
ト数を管理するレングス情報が格納されるもの、
１１はDMAアドレス情報カウント・アツプ回路
であつてDMA制御による主メモリ・アクセスが
行われた都度当該DMAアドレス情報を更新する
もの、１２はレングス情報更新回路であつて
DMA制御によるデータ転送が行われた都度当該
レングス情報を更新するもの、１３はMS／DMA
エンコーダ・デコーダであつて主メモリアクセス
を管理するもの、１４，１５，１６は夫々マルチ
プレクサ、１７は双方向性ドライバ、１８−０は
双方向性バツフア、１９−０は送信データ・レジ
スタ、２０−０は送信データ保持レジスタであつ
てシリヤル・データに変換してモデムに送出する
もの、２１−０は受信データ保持レジスタであつ
てモデムからの受信データをパラレル・データに
変換して転送するもの、２２−０は受信データ・
レジスタ、２３−０はステータス・レジスタ（回
線インタフエース情報保持レジスタ）、２４−０
は回線スピード設定部、２５−０ないし２８−０
は夫々フリツプ・フロツプ、２９−０は送信ドラ
イバ、３０−０はレシーバ、３１，３２は夫々ア
ンド回路、３３はオア回路を表わしている。また
第２図図示の装置内主メモリ３内に設けられるネ
ツトワーク・テーブル３４は、各ライン・アダプ
タ４−０ないし４−７に対応した機番登録部をも
ち、個々ライン・アダプタ４−０ないし４−７が
後述するようにシステムに物理的に接続されてお
りかつ診断試験が行われて正常であることが確認
されたとき、当該ライン・アダプタが通信可能な
状態にあるものとして、当該ライン・アダプタの
機番が登録されるものである。

図示の場合、各ライン・アダプタ４−０，４−
１………に設けられるDMA制御部に本来位置し
ているDMAアドレス・レジスタやレングス情報
レジスタがチヤネル装置１上に上記装置内主メモ
リ・アドレス格納部９やレングス情報格納部１０
として位置される。そして例えばライン・アダプ
タ４−０からDMA制御要求MDRQ０が与えられ
ると、チヤネル装置１上で上記装置内主メモリ・
アドレス格納部９やレングス状報格納部１０から
ライン・アダプタ４−０に対応した情報が読出さ
れて、装置内主メモリ３とライン・アダプタ４−
０との間で、データ送受が行われるものと考えて
よい。即ち今マイクロプロセツサ２側からライ
ン・アダプタ４−０側へデータ転送が行われる場
合、マイクロプロセツサ２は第２図図示ドライバ
１７を介してライン・アダプタ４−０に示すフリ
ツプ・フロツプ２５−０をセツトする。これによ
つて該フリツプ・フロツプ２５−０は送信デー
タ・スタート信号SDSTを論理「１」とする。こ
のときライン・アダプタ４−０上の送信データ・
レジスタ１９−０が空き状態にあれば、フリツ
プ・フロツプ２８−０によつて送信レジスタ空き
状態信号SBEPを論理「１」としていることか
ら、アンド回路３２、オア回路３３を経てDNA
要求信号MDRQ０がライン・アダプタ４−０か
ら発せられる。

該要求信号MDRQ０は第２図図示のMS／DMA
エンコーダ・デコーダ１３に通知され、当該
DMA要求を許す場合に上記MS／DMAエンコー
ダ・デコーダ１３はライン・アダプタ４−０に対
して確認信号MDAK０を返送する。このとき、
第２図図示装置内主メモリ・アドレス格納部９に
はライン・アダプタ４−０に対応した領域に
DMAアドレス情報がセツトされており、またレ
ングス情報格納部１０には同様にライン・アダプ
タ４−０に対応した領域に当該DMA転送によつ
て転送されるべきデータのバイト数が例えば
「10」としてセツトされている。上記確認信号
MDAK０が返送されるとき、装置内主メモリ・
アドレス格納部９からライン・アダプタ４−０に
対応した上記DMAアドレスＡが読出されてマル
チプレクサ１４を介して主メモリ３上のデータ・
バツフア域８−０がアクセスされ当該バツフア域
８−０の内容がドライバ１７を介して第３図図示
のレジスタ１９−０にセツトされる。このときア
ダプタ４−０からモデム側に送信されることは言
うまでもない。次いで上記DMAアドレスＡが回
路１１をへて＋１されて次のDMAアドレスとし
て（Ａ＋１）を用意する。一方レングス情報格納
部１０から上記レングス情報「10」が読出され、
回路１２を介してこの場合−１されて情報「９」
としてレングス情報格納部１０に戻される。以
下、装置内主メモリ・アドレス格納部９の内容に
もとづいて装置内主メモリ３が次々とアクセスさ
れ、送信データがライン・アダプタ４−０に転送
されていく。そして、上述した10バイト分のデー
タを送信し終了するときにレングス情報格納部１
０のレングス情報は値「０」となるが、該値
「０」となつたことを指示するレングス雰信号
LGZがライン・アダプタ４−０に通知される。こ
の結果第３図図示のアンド回路３１がオンされて
フリツプ・フロツプ２５−０がリセツトされ、以
後ラインアダプタ４−０はオア回路３３を介して
DMA要求信号MDRQ０を発することがない。こ
れによつてプロセツサ２側からライン・アダプタ
４−０へのデータ転送が終了する。

また逆にライン・アダプタ４−０側からマイク
ロプロセツサ２側へデータ転送を行う場合、ライ
ン・アダプタ４−０における受信データ・レジス
タ２２−０に１バイト分のデータがセツトされる
と、フリツプ・フロツプ２６−０がセツトされて
オア回路３３をへてライン・アダプタ４−０が
DMA要求信号MDRQ０を発する。この場合にも
第２図図示の装置内主メモリ・アドレス格納部９
にはライン・アダプタ４−０対応のDMAアドレ
ス情報が用意されており（データ・バツフア域８
−０内のアドレスが固定的に定められて準備され
ており、当該アドレスを指示している）、一方レ
ングス情報格納部１０内のライン・アダプタ４−
０に対応したレングス情報は値「０」となつてい
る。上記DMA要求信号MDRQ０にもとづいて第
２図図示のMS／DMAエンコーダ・デコーダ１３
が確認信号MDAK０を返送するが、このとき主
メモリ・アドレス格納部９のライン・アダプタ４
−０対応のDMAアドレス情報によつて主メモリ
３がアクセスされる。そして、第３図図示の受信
データ・レジスタ２２−０の内容は双方向性バツ
フア１８−０から主メモリ３に格納されていく。
そして、この場合、レングス情報格納部１０にお
けるライン・アダプタ４−０対応のレングス情報
は値「０」が回路１２によつて＋１されてレング
ス情報格納部１０に戻される。ライン・アダプタ
４−０からマイクロプロセツサ２側へのデータ転
送が終了すると、図示を省略した周知の構成によ
つてライン・アダプタ４−０マイクロプロセツサ
２に対して割込みをかけて通知する。これによつ
て、プロセツサ２は主メモリ３上の当該データを
読取つて第１図図示の主記憶装置MEMに転送す
ることは言うまでもない。

以上説明した如く、データ送受信が行われる
が、これに先立つて、システム・イニシヤライズ
時に、中央処理装置CPUは各ライン・アダプタ
４−０，４−１，………を個別に指示して各ライ
ン・アダプタをアクテイベートすべくイニシヤラ
イズ・コマンドを発する。

なお、ここでステータス・レジスタ２３−０に
保持される情報について説明すると次の如きもの
である。即ちライン・アダプタの物理的接続状態を意味す
る情報……… 『１＝接続』、『０＝未接続』イニシヤライズ・コマンドの実行結果を意味
する情報……… 『１＝完了』、『０＝未完了』ライン・アダプタの診断結果を意味する情報
……… 『１＝正常』、『０＝異常』モデムの状態等を意味する回線インタフエー
ス情報が保持される。そして、当該回線インタフエース
情報について更に詳述すると、当該回線インタフ
エース情報には、 (a) DR（データセツトレデイ）モデム使用可能
……… 『１＝使用可能』、『０＝使用不可』 (b) CS（クリアtoセンド）データ送信準備完了
……… 『１＝送信可能』、『０＝送信不可』 (c) CD（キヤリアデイテイクト）搬送波受信…
…… 『１＝受信可能』、『０＝受信不可』が含まれている。

上述の如くイニシヤライズ・コマンドを発せら
れたとする。

このとき、例えばライン・アダプタ４−０を指
定してイニシヤライズ・コマンドが発せられる
と、チヤネル装置１はライン・アダプタ４−０上
のステータス・レジスタ２３−０の内容を読取る
ようにする。即ちステータス・センスを行う。当
該ステータス・レジスタ２３−０内にはライン・
アダプタ４−０自身のステータス情報や当該ライ
ン・アダプタ４−０に接続されているモデムの状
態などの回線インタフエーズ情報が保持されてお
り、当該レジスタ２３−０の内容をチヤネル装置
１が読取ることによつて、当該ライン・アダプタ
４−０がシステムに物理的に接続されているが、
モデムが作動状態にあるかなどを判定することが
可能となる。当該ライン・アダプタ４−０がシス
テムに物理的に接続されていない場合などでは、
チヤネル装置１はこの旨を中央処理装置CPUに
通知し、中央処理装置CPUは他のライン・アダ
プタ例えば４−１に対してイニシヤライズ・コマ
ンドを発することとなる。上記ライン・アダプタ
４−０がシステムに物理的に接続されていること
が判定された場合、チヤネル装置１はライン・ア
ダプタ４−０のモデムの回線側端においていわゆ
る折返しルートを強制的に形成せしめ、送信デー
タを送信し上記折返しルートを介して受信してみ
る診断試験を行う。上記折返しルートは、システ
ム障害時における障害点切り分けなどのために従
来から存在しているものであり、チヤネル装置１
が上記折返しルートをつくるよう指示することに
よつて足りる。また上記診断試験に当つては、マ
イクロプロセツサ２がデータ・バツフア域８−０
内に送信データをセツトして上述したと同様に送
信コマンドを発すればよい。このときライン・ア
ダプタ４−０においては上記折返しルートを介し
て上記送信データと同じデータが第３図図示の受
信データ・レジスタ２２−０にセツトされること
となる。ライン・アダプタ４−０は上述したと同
様に当該データを上記第２図図示のデータ・バツ
フア域８−０内に書込むので、マイクロプロセツ
サ２が上述の送信データと受信データとを対比す
ればよい。

上記診断試験において、正常であると判定され
た場合、チヤネル装置１は装置内主メモリ３上の
ネツトワーク・テーブル３４内にライン・アダプ
タ４−０の機番をセツトし、中央処理装置CPU
に通知する。即ちライン・アダプタ４−０がアク
テイベートされる。他のライン・アダプタ４−
１，４−２，………についても同様である。なお
中央処理装置CPUは、通知された機番に対応す
るライン・アダプタ配下に接続されている端末装
置へ、データの送受信が可能である意味の情報を
設定し、順次走査することにより端末装置とのデ
ータ送受信を行う。

またネツトワーク・テーブル３４の情報は、ラ
イン・アダプタの配下に接続される端末装置に対
するポーリングリストとして使用している。従つ
て、データ送受信ができるライン・アダプタのみ
を順次走査して、ポーリングを行う手段を設けて
あり、システムの稼動状況により送信順番は、常
に入れ替わり得る特徴を持つている。

以上説明した如く、本発明によれば、イニシヤ
ライズ時にチヤネル装置１がライン・アダプタの
ステータス・レジスタの内容を読取るようにして
当該ライン・アダプタの物理的接続状態を判定す
るので、従来の如く各ライン・アダプタに機番設
定などのハードウエア設定盤を設ける必要がなく
なる。

なお、本発明の場合、システムに電源が投入さ
れる都度、システムに接続され得るすべてのライ
ン・アダプタに対して、上述のステータス・セン
スを行うこととなるが、このために要求する時間
はシステム運用上実質上何んらの問題とならな
い。

【図面の簡単な説明】

第１図は本発明が適用されるデータ伝送システ
ムの一実施例構成、第２図はチヤネル装置の一実
施例構成、第３図はライン・アダプタの一実施例
構成を示す。図中、CPUは中央処理装置、MEMは主記憶装
置、１はチヤネル装置、２はマイクロプロセツ
サ、３はチヤネル装置内主メモリ、４−０ないし
４−７は夫々ライン・アダプタ、３４はネツトワ
ーク・テーブルを表わす。

Claims

【特許請求の範囲】１中央処理装置と主記憶装置とチヤネル装置と
該チヤネル装置に接続されかつ端末装置と各々接
続される複数のライン・アダプタとを有するデー
タ伝送システムにおいて、上記各ライン・アダプ
タ上に存在してモデムの状態情報やライン・アダ
プタと端末との間の管理情報を含む情報を保持す
るステータス情報レジスタの内容を上記チヤネル
装置が読取り得るよう構成すると共に、上記中央
処理装置からの上記各ライン・アダプタに対する
イニシヤライズ・コマンドに対応して、上記チヤ
ネル装置が該当するライン・アダプタの上記ステ
ータス情報レジスタの内容をセンスし、当該セン
スした内容中のイニシヤライズ・コマンドの実行
結果を意味する情報にもとづいて、当該ライン・
アダプタが物理的に接続されておりかつ通信可能
な状態にあるとき、ネツトワーク状態を表示する
ネツトワーク・テーブル上に当該ライン・アダプ
タの機番が登録されることを特徴とする回線アク
テイベート処理方式。２上記チヤネル装置は、上記ステータス情報を
センスした結果当該ライン・アダプタが物理的に
接続されているとき、当該ライン・アダプタの回
線側端において折返しルートをつくり、当該折返
しルートを介して送受信診断を行い、上記通信可
能な状態を判定するよう構成されることを特徴と
する特許請求の範囲第１項記載の回線アクテイベ
ート処理方式。