JPS6136819A - Ｃｍｏｓインタ−フエイス回路 - Google Patents
Ｃｍｏｓインタ−フエイス回路Info
- Publication number
- JPS6136819A JPS6136819A JP15969484A JP15969484A JPS6136819A JP S6136819 A JPS6136819 A JP S6136819A JP 15969484 A JP15969484 A JP 15969484A JP 15969484 A JP15969484 A JP 15969484A JP S6136819 A JPS6136819 A JP S6136819A
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- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は転送データの受渡し制御を行なうＣＭＯＳイ
ンターフェイス回路に関する。
ンターフェイス回路に関する。
［従来技術とその問題点〕
従来、デジタルデータを扱う電子機器に於いて、転送デ
ータの受渡し制御を行なうラインインターフェイス回路
に用いられる双方向性バッファは、一般にＴＴＬ論理ロ
ジックで実現されている。この際のシステム構成例を第
２図に示し、そのインターフェイス部（ＩＦ）の構成例
を第３図に示し、更にそのラインの電源回路を第４図に
示す。尚、図中、ＤＢ、・・・はインターフェイス用双
方向性バッファ、ＳＷは電源スイッチ、ＢＡＴはバツテ
リイ電源、ＲＥＧはレギュレータ回路である。
ータの受渡し制御を行なうラインインターフェイス回路
に用いられる双方向性バッファは、一般にＴＴＬ論理ロ
ジックで実現されている。この際のシステム構成例を第
２図に示し、そのインターフェイス部（ＩＦ）の構成例
を第３図に示し、更にそのラインの電源回路を第４図に
示す。尚、図中、ＤＢ、・・・はインターフェイス用双
方向性バッファ、ＳＷは電源スイッチ、ＢＡＴはバツテ
リイ電源、ＲＥＧはレギュレータ回路である。
上記したような構成に於いて、上記双方向性バッファＤ
Ｂ、・・・をＴＴＬ論理ロジックに代り、ＣＭＯＳ回路
で構成することによって、消費電力を大幅に低減できる
が、従来では、上記双方向性バッファをＣＭＯＳ回路で
構成した場合、０ＭＯ８に形成される奇生ダイオードの
作用によって以下のような不都合が生じていた。即ち、
従来では、機器Ｂ側の電源スイッチＳＷのオフ時に於い
て、図示するようなデータが機器Ａ側より入力されると
、この信号電流が上記ＣＭＯ８に形成される寄生ダイオ
ードを介し、他の内部回路に流れ込み、これによって入
力信号波形に歪みが生じ、強いては内部回路素子の破損
を招くという不都合が生じていた。
Ｂ、・・・をＴＴＬ論理ロジックに代り、ＣＭＯＳ回路
で構成することによって、消費電力を大幅に低減できる
が、従来では、上記双方向性バッファをＣＭＯＳ回路で
構成した場合、０ＭＯ８に形成される奇生ダイオードの
作用によって以下のような不都合が生じていた。即ち、
従来では、機器Ｂ側の電源スイッチＳＷのオフ時に於い
て、図示するようなデータが機器Ａ側より入力されると
、この信号電流が上記ＣＭＯ８に形成される寄生ダイオ
ードを介し、他の内部回路に流れ込み、これによって入
力信号波形に歪みが生じ、強いては内部回路素子の破損
を招くという不都合が生じていた。
このようなことから、従来では、ラインインターフェイ
ス回路の双方向性バッファに、０ＭＯ８を用いることが
できず、消費電力の大きなＴＴＬ論理ロジックで構成せ
ざるを得ながった。
ス回路の双方向性バッファに、０ＭＯ８を用いることが
できず、消費電力の大きなＴＴＬ論理ロジックで構成せ
ざるを得ながった。
［発明の目的］
この発明は上記実情に鑑みなされたもので、簡単な回路
構成にて、ラインインターフェイス回路を０ＭＯ８によ
り実現することのできるＣＭＯＳインターフェイス回路
を提供することを目的とする。
構成にて、ラインインターフェイス回路を０ＭＯ８によ
り実現することのできるＣＭＯＳインターフェイス回路
を提供することを目的とする。
［発明の要点］
この発明は、インターフェイス回路に動作電源を供給す
る第１の電源ラインと、その他の内部回路に動作電源を
供給する第２の電源ラインとの間に電源スイッチを設け
て、非動作時に、上記第１の電源ラインと第２の電源ラ
インとを切離し、上記第１の電源ラインのみに電源を供
給する構成としたもので、これによって、上記インター
フェイスの双方向性バッファを０ＭＯ８で構成でき、か
つ０ＭＯ８に形成される寄生ダイオードを介して入力信
号の信号電流が他の回路に流れ込む不都合を確実に回避
でき、０ＭＯ８構成による低消費電力の経済性に富むイ
ンターフェイス回路が実現できる。
る第１の電源ラインと、その他の内部回路に動作電源を
供給する第２の電源ラインとの間に電源スイッチを設け
て、非動作時に、上記第１の電源ラインと第２の電源ラ
インとを切離し、上記第１の電源ラインのみに電源を供
給する構成としたもので、これによって、上記インター
フェイスの双方向性バッファを０ＭＯ８で構成でき、か
つ０ＭＯ８に形成される寄生ダイオードを介して入力信
号の信号電流が他の回路に流れ込む不都合を確実に回避
でき、０ＭＯ８構成による低消費電力の経済性に富むイ
ンターフェイス回路が実現できる。
［実施例］
以下、第１図を参照して一実施例を説明する。
第１図に於いて、１１は０ＭＯ３構成の一対のスイッチ
ングゲートバッファにより構成された０ＭＯ８双方向性
バッファであり、１１ｅはパスラインを介して他装置に
接続されるデータ入出力端子、１１１は自装置側のＩｌ
ｏにパスライン接続されるデータ入出力端子、ｉｎ、
Ｏｔ＋ｔはそれぞれ入出力制御端子である。この０ＭＯ
８構成の双方向性バッファ１１は、入出力制御端子ｉｎ
、ｏｕｔが共にＬ′。
ングゲートバッファにより構成された０ＭＯ８双方向性
バッファであり、１１ｅはパスラインを介して他装置に
接続されるデータ入出力端子、１１１は自装置側のＩｌ
ｏにパスライン接続されるデータ入出力端子、ｉｎ、
Ｏｔ＋ｔはそれぞれ入出力制御端子である。この０ＭＯ
８構成の双方向性バッファ１１は、入出力制御端子ｉｎ
、ｏｕｔが共にＬ′。
（ｌｏｗ）レベルのとき、入力側、及び出力側の各ゲー
トバッファが何れもハイインピーダンスとなって、デー
タの入出力が禁止された状態、即ちライン断モードとな
り、入出力制御端子１ｎがＨ″（ｈｉｏｈ）レベル、入
出力制御端子ｏｕｔがｌ Ｌ １ルベルのとき、データ
入出力端子１ｉｅからデータ入出力端子１１ｉへのデー
タの受渡しが可能な状態、即ちデータ入力モードとなり
、入出力制御端子ｉｎが゛Ｌ″レベル、入出力制御端子
ｏｕｔが゛′Ｈ″Ｈ″のとき、データ入出力端子１１ｉ
からデータ入出力端子１１ｅへのデータの受渡しが可能
な状態、即ちデータ出力モードとなる。尚、図中のＤｄ
。
トバッファが何れもハイインピーダンスとなって、デー
タの入出力が禁止された状態、即ちライン断モードとな
り、入出力制御端子１ｎがＨ″（ｈｉｏｈ）レベル、入
出力制御端子ｏｕｔがｌ Ｌ １ルベルのとき、データ
入出力端子１ｉｅからデータ入出力端子１１ｉへのデー
タの受渡しが可能な状態、即ちデータ入力モードとなり
、入出力制御端子ｉｎが゛Ｌ″レベル、入出力制御端子
ｏｕｔが゛′Ｈ″Ｈ″のとき、データ入出力端子１１ｉ
からデータ入出力端子１１ｅへのデータの受渡しが可能
な状態、即ちデータ出力モードとなる。尚、図中のＤｄ
。
・・・は０ＭＯ８内に形成される奇生ダイオードである
。
。
１２は上記双方向性バッファ１１に動作電源を供給する
ための第１の電源ラインである。１３は上記双方向性バ
ッファ１１の入力側ゲートバッファ、出力側ゲートバッ
ファを選択的にドライブするための、入出力制御端子ｉ
ｎ、 Ｏｕｔに供給される制御信号を得る一対のＣＭＯ
ＳスイッチングゲートでなるＣＭＯＳインバータ回路で
ある。
ための第１の電源ラインである。１３は上記双方向性バ
ッファ１１の入力側ゲートバッファ、出力側ゲートバッ
ファを選択的にドライブするための、入出力制御端子ｉ
ｎ、 Ｏｕｔに供給される制御信号を得る一対のＣＭＯ
ＳスイッチングゲートでなるＣＭＯＳインバータ回路で
ある。
１４は一次電源となるバッテリイであり、ここでは負極
が接地され、正極が抵抗ＲＬを介して上記第１の電源ラ
イン１２に接続される。１５はバツテリィ１４を一次電
源として動作用の定電圧電源を得る電源レギュレータで
あり、バッテリイ電源が供給されることにより、バツテ
リイ電圧（Ｖｂ ）よりも低い安定化された動作用電源
電圧（Ｖｏｏ）を出力する。この電源レギュレータ１５
より得られる動作用電源は第２の電源ライン１７を介し
て上記ＣＭＯＳインバータ回路１３に供給されるととも
に、図示しない他の内部回路に供給され、更に後述する
電源スイッチ、及び第１の電源ライン１２を介して双方
向性バッファ１１に供給される。１６は二極双倒の電源
スイッチであり、第１の接点Ｓａがバツテリイ１４の正
極と電源レギュレータ１５の電源入力側との間に介在さ
れ、第２の接点ｓｂが第１の電源ライン１２と第２の電
源ライン１７との間に介在される。
が接地され、正極が抵抗ＲＬを介して上記第１の電源ラ
イン１２に接続される。１５はバツテリィ１４を一次電
源として動作用の定電圧電源を得る電源レギュレータで
あり、バッテリイ電源が供給されることにより、バツテ
リイ電圧（Ｖｂ ）よりも低い安定化された動作用電源
電圧（Ｖｏｏ）を出力する。この電源レギュレータ１５
より得られる動作用電源は第２の電源ライン１７を介し
て上記ＣＭＯＳインバータ回路１３に供給されるととも
に、図示しない他の内部回路に供給され、更に後述する
電源スイッチ、及び第１の電源ライン１２を介して双方
向性バッファ１１に供給される。１６は二極双倒の電源
スイッチであり、第１の接点Ｓａがバツテリイ１４の正
極と電源レギュレータ１５の電源入力側との間に介在さ
れ、第２の接点ｓｂが第１の電源ライン１２と第２の電
源ライン１７との間に介在される。
ここで、一実施例の作用を説明する。電源スイッチ１６
がスイッチオン状態にある際は、バツテリイ１４の直流
電源が第１の接点Ｓａを介して電源レギュレータ１５に
供給され、電源レギュレータ１５より、バッテリイ１４
を一次電源として、安定化されたｖＤＤレベルの動作用
電源が出力される。この電源レギュレータ１５より出力
された動作用電源は第２の電源ライン１７を介してＣＭ
ＯＳインバータ回路１３、及び他の内部回路に供給され
るとともに、電源スイッチ１６の第２の接点ｓｂ及び第
１の電源ライン１２を介して双方向性バッファ１１に供
給される。
がスイッチオン状態にある際は、バツテリイ１４の直流
電源が第１の接点Ｓａを介して電源レギュレータ１５に
供給され、電源レギュレータ１５より、バッテリイ１４
を一次電源として、安定化されたｖＤＤレベルの動作用
電源が出力される。この電源レギュレータ１５より出力
された動作用電源は第２の電源ライン１７を介してＣＭ
ＯＳインバータ回路１３、及び他の内部回路に供給され
るとともに、電源スイッチ１６の第２の接点ｓｂ及び第
１の電源ライン１２を介して双方向性バッファ１１に供
給される。
双方向性バッファ１１は、ＣＭＯＳインバータ回路１３
より出力される一対の入出力制御信号に応じて選択的に
データの入出力制御を行なう。即ち、上記双方向性バッ
ファ１１は、各入出力制御端子ｉｎ、、ｏｕｔに゛′Ｌ
″レベルの制御信号が供給されると、入力側、及び出力
側の各ゲートバッファが何れもハイインピーダンスとな
って、データの入出力を禁止するライン断モードとなり
、又、入出力制御端子ｉｎに゛Ｈ″レベル、入出力制御
端子ｏｕｔに” Ｌ ”レベルの制御（３号が供給され
ると、データ入出力端子１１ｅからデータ入出力端子１
１ｉへのデータの受渡しを可能にしたデータ入力モード
となり、又、入出力制御端子ｉｎにＬ”レベル、人出力
制御端子ｏｕｔに′Ｈ”レベルの制御信号が供給される
と、データ入出力端子１１ｉからデータ入出力端子１１
ｅへのデータの受渡しを可能したデータ出力モードとな
る。
より出力される一対の入出力制御信号に応じて選択的に
データの入出力制御を行なう。即ち、上記双方向性バッ
ファ１１は、各入出力制御端子ｉｎ、、ｏｕｔに゛′Ｌ
″レベルの制御信号が供給されると、入力側、及び出力
側の各ゲートバッファが何れもハイインピーダンスとな
って、データの入出力を禁止するライン断モードとなり
、又、入出力制御端子ｉｎに゛Ｈ″レベル、入出力制御
端子ｏｕｔに” Ｌ ”レベルの制御（３号が供給され
ると、データ入出力端子１１ｅからデータ入出力端子１
１ｉへのデータの受渡しを可能にしたデータ入力モード
となり、又、入出力制御端子ｉｎにＬ”レベル、人出力
制御端子ｏｕｔに′Ｈ”レベルの制御信号が供給される
と、データ入出力端子１１ｉからデータ入出力端子１１
ｅへのデータの受渡しを可能したデータ出力モードとな
る。
ここで、上記電源スイッチ１６がスイッチオフ状態にな
ると、パッテリイ１４から電源レギュレータ１５への電
源供給が断たれ、これに伴って第２の電源ライン１７上
への動作用電源の給電が断たれる。
ると、パッテリイ１４から電源レギュレータ１５への電
源供給が断たれ、これに伴って第２の電源ライン１７上
への動作用電源の給電が断たれる。
この際、ＣＭＯＳインバータ回路１３の一対のスイッチ
ングゲートの各出力端は抵抗Ｒａ、Ｒａの作用によって
接地レベルの制御信号出力状態となる。
ングゲートの各出力端は抵抗Ｒａ、Ｒａの作用によって
接地レベルの制御信号出力状態となる。
一方、電源スイッチ１６のスイッチオフにより、第１の
電源ライン１２に対しての、ＶＤＤレベルの動作用電源
の供給も断たれるが、この際は、バツテリイ１４より抵
抗ＲＬを介してバツテリイ電源電圧（Ｖｂ ）が第１の
電源ライン１２に印加される。
電源ライン１２に対しての、ＶＤＤレベルの動作用電源
の供給も断たれるが、この際は、バツテリイ１４より抵
抗ＲＬを介してバツテリイ電源電圧（Ｖｂ ）が第１の
電源ライン１２に印加される。
これによって、双方向性バッファ１１には、電源レギュ
レータ１５からの動作用電源に代って、バツテリイ１４
の電源が供給されるが、この状態時に於ける双方向性バ
ッファ１１の動作電流は、該バッファ１１が０ＭＯ３構
成であることから、１ノーク電流レベルであり、実用上
支障をきたすこと１．１な（Ｘｏこの際は、外部の装置
よりパスラインを介してＶＤＤレベルのパルス信号がデ
ータ入出力端子１１ｅに入力されても、双方向性バッフ
ァ１１に、ＶＤＤよりも高いレベルのバツテリイ電圧（
Ｖｂ：Ｖｂ＞ＶＤＤ）が印加されており、し力）も双方
向性バッファ１１につながる電源ライン１２と他の内部
回路につながる電源ライン１７とが回路上切離されるこ
とから、入力パルスの信号電流流れ込みによって生じる
パスライン上の信号波形歪み１よ確実に回避され、外部
装置には回答悪影響を与えること（まない。
レータ１５からの動作用電源に代って、バツテリイ１４
の電源が供給されるが、この状態時に於ける双方向性バ
ッファ１１の動作電流は、該バッファ１１が０ＭＯ３構
成であることから、１ノーク電流レベルであり、実用上
支障をきたすこと１．１な（Ｘｏこの際は、外部の装置
よりパスラインを介してＶＤＤレベルのパルス信号がデ
ータ入出力端子１１ｅに入力されても、双方向性バッフ
ァ１１に、ＶＤＤよりも高いレベルのバツテリイ電圧（
Ｖｂ：Ｖｂ＞ＶＤＤ）が印加されており、し力）も双方
向性バッファ１１につながる電源ライン１２と他の内部
回路につながる電源ライン１７とが回路上切離されるこ
とから、入力パルスの信号電流流れ込みによって生じる
パスライン上の信号波形歪み１よ確実に回避され、外部
装置には回答悪影響を与えること（まない。
上述したような、０ＭＯ８構成によるインターフェイス
回路を用いることにより、消費電力の低減を図りつつ、
信頼性の高いデータ転送動作を確保できる。
回路を用いることにより、消費電力の低減を図りつつ、
信頼性の高いデータ転送動作を確保できる。
尚、上記した実施例に於いては、二極水側のスイッチを
電源スイッチ１６に用いて、スイッチオフ時にバツテリ
イ１４と電源レギュレータ１５との間の回路を遮断する
構成としたが、これに限定されるものではなく、例えば
バツテリイの電源を常時、電源レギュレータに供給し、
電源レギュレータより出力される動作用電源を第１の電
源ラインを介して常時、０ＭＯ８構成の双方向性バッフ
ァに供給するとともに、１回路の電源スイッチ、及び第
２の電源ラインを介して、他の内部回路に供給づ′る構
成としてもよい。
電源スイッチ１６に用いて、スイッチオフ時にバツテリ
イ１４と電源レギュレータ１５との間の回路を遮断する
構成としたが、これに限定されるものではなく、例えば
バツテリイの電源を常時、電源レギュレータに供給し、
電源レギュレータより出力される動作用電源を第１の電
源ラインを介して常時、０ＭＯ８構成の双方向性バッフ
ァに供給するとともに、１回路の電源スイッチ、及び第
２の電源ラインを介して、他の内部回路に供給づ′る構
成としてもよい。
［発明の効果］
以上詳記したように本発明によれ（よ、転送データの受
渡し制御を行なうラインインターフェイス回路に於いて
、電源ラインを、インターフェイス用ＣＭＯＳ回路に動
作電源を供給する第１の電源ラインと、その他の内部回
路に動作電源を供給する第２の電源ラインとに分け、こ
の第１．第２の電源ライン間に電源スイッチを設【ブて
、非動作時に、上記第１の電源ラインと第２の電源ライ
ンとを切離し、上記第１の電源ラインのみに電源を供給
する構成としたことにより、簡単な回路構成にて、ライ
ンインターフェイス回路を０ＭＯ８により構成した低消
費電力のインターフェイス回路が提供できる。
渡し制御を行なうラインインターフェイス回路に於いて
、電源ラインを、インターフェイス用ＣＭＯＳ回路に動
作電源を供給する第１の電源ラインと、その他の内部回
路に動作電源を供給する第２の電源ラインとに分け、こ
の第１．第２の電源ライン間に電源スイッチを設【ブて
、非動作時に、上記第１の電源ラインと第２の電源ライ
ンとを切離し、上記第１の電源ラインのみに電源を供給
する構成としたことにより、簡単な回路構成にて、ライ
ンインターフェイス回路を０ＭＯ８により構成した低消
費電力のインターフェイス回路が提供できる。
第１図はこの発明の一実施例を示す回路ブロック図、第
２図はこの発明で対象とする装置の接続構成例を示すブ
ロック図、第３図は上記第２図に屑けるインターフェイ
ス部の構成例を示す回路ブロック図、第４図はインター
フェイス部に於ける従来の電源回路構成を示すブロック
図である。 １１・・・双方向性バッファ、１２・・・第１の電源ラ
イン、１３・・・ＣＭＯＳインバータ回路、１４・・・
バッテリイ、１５・・・電源レギュレータ、１６・・・
電源スイッチ、１７・・・第２の電源ライン。 出願人代理人 弁理士 鈴江武彦 第２図 第３図 第４図
２図はこの発明で対象とする装置の接続構成例を示すブ
ロック図、第３図は上記第２図に屑けるインターフェイ
ス部の構成例を示す回路ブロック図、第４図はインター
フェイス部に於ける従来の電源回路構成を示すブロック
図である。 １１・・・双方向性バッファ、１２・・・第１の電源ラ
イン、１３・・・ＣＭＯＳインバータ回路、１４・・・
バッテリイ、１５・・・電源レギュレータ、１６・・・
電源スイッチ、１７・・・第２の電源ライン。 出願人代理人 弁理士 鈴江武彦 第２図 第３図 第４図
Claims (1)
- 少なくとも信号入力機能をもつインターフエイス用ＣＭ
ＯＳ回路と、このＣＭＯＳ回路に動作用電源を供給する
第１の電源ラインと、上記ＣＭＯＳ回路を除く内部回路
に動作用電源を供給する第２の電源ラインと、上記第１
の電源ラインと第２の電源ラインとの間に介在された電
源スイツチと、上記第１の電源ラインに常時電源を供給
する電源供給手段とを具備してなることを特徴としたＣ
ＭＯＳインターフエイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15969484A JPS6136819A (ja) | 1984-07-30 | 1984-07-30 | Ｃｍｏｓインタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15969484A JPS6136819A (ja) | 1984-07-30 | 1984-07-30 | Ｃｍｏｓインタ−フエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136819A true JPS6136819A (ja) | 1986-02-21 |
Family
ID=15699271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15969484A Pending JPS6136819A (ja) | 1984-07-30 | 1984-07-30 | Ｃｍｏｓインタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120532U (ja) * | 1987-01-30 | 1988-08-04 | ||
| JPH0413992U (ja) * | 1990-05-25 | 1992-02-04 |
-
1984
- 1984-07-30 JP JP15969484A patent/JPS6136819A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120532U (ja) * | 1987-01-30 | 1988-08-04 | ||
| JPH0413992U (ja) * | 1990-05-25 | 1992-02-04 | ||
| JP2549469Y2 (ja) * | 1990-05-25 | 1997-09-30 | カシオ計算機株式会社 | 楽音発生装置 |
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