JPS6133216B2 - - Google Patents
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- Publication number
- JPS6133216B2 JPS6133216B2 JP53138691A JP13869178A JPS6133216B2 JP S6133216 B2 JPS6133216 B2 JP S6133216B2 JP 53138691 A JP53138691 A JP 53138691A JP 13869178 A JP13869178 A JP 13869178A JP S6133216 B2 JPS6133216 B2 JP S6133216B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic
- parity
- data
- comparison
- Prior art date
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- Expired
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- 238000000034 method Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
本発明は論理装置を構成するデータ比較回路に
関する。 論理回路のエラーチエツク方式としては多くの
文献で種々の方式が提案され、その中のいくつか
の方式は実際の製品に適用され組込まれている。
しかしながらそれらの案は全て、論理回路のエラ
ーチエツク方式の一般的な解ではなく、それぞれ
特定の論理回路を対象としてその論理的性質を利
用して最小の追加金物量となるように工夫されて
いる。 例えば、メモリレジスタやデータパスに対して
はパリテイチエツク方式が、デコーダや制御回路
に対しては１／ｎチエツク（信号線ｎ個の中で１
つだけ“１”であることをチエツクする）方式
が、加算回路やシフト回路等に対してはパリテイ
予知（通常の演算とは独立に演算結果から発生し
たパリテイと、演算結果のデータとでパリテイチ
エツクを行なう）方式等それぞれ対象回路の論理
的性質から最適なエラーチエツク方式が採用され
ている。 従来の比較回路に対しては、最適なエラーチエ
ツク方式がなく、ほとんどの場合エラーチエツク
をせずに比較動作がなされている。このため、エ
ラーチエツクが必要なときには、比較回路を２つ
設けてそれぞれの出力を比較する２重化チエツク
方式が採られている。しかしながら、２重化チエ
ツク方式は金物量が２倍以上必要となる欠点があ
る。 本発明の目的は上述の欠点を解決する比較回路
を提供することにある。 本発明の回路は、それぞれがデータビツトとパ
リテイビツトとからなる２個のデータのうちそれ
ぞれ対応する複数のビツトをそれぞれ比較する比
較回路と、 この比較回路からの前記複数ビツトの比較結果
を示す信号の論理和をとり出力する論理和回路
と、 前記比較回路から与えられる前記比較結果を示
す信号の論理“１”の数が偶数か奇数かをチエツ
クするパリテイチエツク回路とから構成されてい
る。 次に本発明について図面を参照して詳細に説明
する。第１図に示される第１の実施例は、デー
タＡ（A0，A1，………A7）およびＡのパリテイビ
ツトＡpとデータＢ（B0，B1，………B7）および
データＢのパリテイビツトＢpとを比較して比較
結果を出力C0に、比較動作中のエラーの有無を
出力C1に出す８ビツト＋パリテイの比較回路で
ある。 この比較回路１の論理構成について詳しく説明
する。参照番号１００〜１０７および１０８はそ
れぞれ（A0，B0）、（A1，B1）、………、（A7，
B7）および（Ａp，Ｂp）を入力信号とする２入力
排他的論理和回路であり、それぞれの入力対が一
致した場合すなわち（“０”、“０”）または
（“１”、“１”）の場合にその出力２００，２０１
〜２０８が論理“０”となり、不一致の場合、す
なわち、（“０”、“１”）または（“１”、“０”）
の
場合にその出力が論理“１”となる。参照番号１
０９は信号２００〜２０８を入力とする９入力論
理和回路であり、信号２００〜２０８の値がすべ
て論理“０”の場合のみその出力C0が論理
“０”となり、その他の場合、すなわち、２００
〜２０８の値で１つでも論理“１”があればその
出力が論理“１”となる。通常の比較機能は上記
の排他的論理和１００〜１０８と論理和回路１０
９で実現されることは前述の説明からも明らかで
ある。すなわち、データＡ（A0，………A7）およ
びＡのパリテイビツトＡpとデータＢ（B0，……
…B7）およびデータＢのパリテイビツトＢpとの
比較において、各対応するビツトが全て一致する
場合のみ出力C0が論理“０”となり、１つでも
不一致するビツト対があれば出力C0が論理
“１”となる。 本発明においてはさらに、排他的論理和回路１
００〜１０８の各出力信号２００〜２０８のパリ
テイチエツクを行うパリテイチエツク回路１１０
を設け、信号２００〜２０８の中で値が論理
“１”である数が奇数個であれば出力C1が論理
“１”に、偶数個であれば出力C1が論理“０”に
なるようにする。 出力C1は次の式で表わされる。
関する。 論理回路のエラーチエツク方式としては多くの
文献で種々の方式が提案され、その中のいくつか
の方式は実際の製品に適用され組込まれている。
しかしながらそれらの案は全て、論理回路のエラ
ーチエツク方式の一般的な解ではなく、それぞれ
特定の論理回路を対象としてその論理的性質を利
用して最小の追加金物量となるように工夫されて
いる。 例えば、メモリレジスタやデータパスに対して
はパリテイチエツク方式が、デコーダや制御回路
に対しては１／ｎチエツク（信号線ｎ個の中で１
つだけ“１”であることをチエツクする）方式
が、加算回路やシフト回路等に対してはパリテイ
予知（通常の演算とは独立に演算結果から発生し
たパリテイと、演算結果のデータとでパリテイチ
エツクを行なう）方式等それぞれ対象回路の論理
的性質から最適なエラーチエツク方式が採用され
ている。 従来の比較回路に対しては、最適なエラーチエ
ツク方式がなく、ほとんどの場合エラーチエツク
をせずに比較動作がなされている。このため、エ
ラーチエツクが必要なときには、比較回路を２つ
設けてそれぞれの出力を比較する２重化チエツク
方式が採られている。しかしながら、２重化チエ
ツク方式は金物量が２倍以上必要となる欠点があ
る。 本発明の目的は上述の欠点を解決する比較回路
を提供することにある。 本発明の回路は、それぞれがデータビツトとパ
リテイビツトとからなる２個のデータのうちそれ
ぞれ対応する複数のビツトをそれぞれ比較する比
較回路と、 この比較回路からの前記複数ビツトの比較結果
を示す信号の論理和をとり出力する論理和回路
と、 前記比較回路から与えられる前記比較結果を示
す信号の論理“１”の数が偶数か奇数かをチエツ
クするパリテイチエツク回路とから構成されてい
る。 次に本発明について図面を参照して詳細に説明
する。第１図に示される第１の実施例は、デー
タＡ（A0，A1，………A7）およびＡのパリテイビ
ツトＡpとデータＢ（B0，B1，………B7）および
データＢのパリテイビツトＢpとを比較して比較
結果を出力C0に、比較動作中のエラーの有無を
出力C1に出す８ビツト＋パリテイの比較回路で
ある。 この比較回路１の論理構成について詳しく説明
する。参照番号１００〜１０７および１０８はそ
れぞれ（A0，B0）、（A1，B1）、………、（A7，
B7）および（Ａp，Ｂp）を入力信号とする２入力
排他的論理和回路であり、それぞれの入力対が一
致した場合すなわち（“０”、“０”）または
（“１”、“１”）の場合にその出力２００，２０１
〜２０８が論理“０”となり、不一致の場合、す
なわち、（“０”、“１”）または（“１”、“０”）
の
場合にその出力が論理“１”となる。参照番号１
０９は信号２００〜２０８を入力とする９入力論
理和回路であり、信号２００〜２０８の値がすべ
て論理“０”の場合のみその出力C0が論理
“０”となり、その他の場合、すなわち、２００
〜２０８の値で１つでも論理“１”があればその
出力が論理“１”となる。通常の比較機能は上記
の排他的論理和１００〜１０８と論理和回路１０
９で実現されることは前述の説明からも明らかで
ある。すなわち、データＡ（A0，………A7）およ
びＡのパリテイビツトＡpとデータＢ（B0，……
…B7）およびデータＢのパリテイビツトＢpとの
比較において、各対応するビツトが全て一致する
場合のみ出力C0が論理“０”となり、１つでも
不一致するビツト対があれば出力C0が論理
“１”となる。 本発明においてはさらに、排他的論理和回路１
００〜１０８の各出力信号２００〜２０８のパリ
テイチエツクを行うパリテイチエツク回路１１０
を設け、信号２００〜２０８の中で値が論理
“１”である数が奇数個であれば出力C1が論理
“１”に、偶数個であれば出力C1が論理“０”に
なるようにする。 出力C1は次の式で表わされる。
【表】
ここで、は排他的論理和を示す。
データＡ（A0，A1，………，A7）およびＢ
（B0，B1，………，B7）がそれぞれ奇数パリテイ
ビツトＡpおよびＢpを有しているとすると、第１
式の第１項および第２項はともに論理“１”とな
るため、C1＝“１”“１”＝“０”となる。また
データＡ（A0，A1，………A7）およびＢ（B0，
B1，………，B7）がそれぞれ偶数パリテイビツト
ＡpおよびＢpを有しているとしても、第１式の第
１項および第２項はともに論理“０”となるた
め、C1＝“０”“０”＝“０”となる。従つて、
データＡやＢおよびそのパリテイビツトＡpやＢp
にエラーがなく、かつ排他的論理和回路１００〜
１０８にエラーがない場合、出力信号C1は常に
論理“０”である。次にデータＡ，Ｂ、そのパリ
テイビツトＡp，Ｂp、または排他的論理和回路１
００〜１０８のどれか１つにエラーがある場合、
第１式を構成する要素のいづれか１つの値が反転
するため、出力C1の値も反転して論理“１”に
なる。すなわち、出力C1の値が論理“１”かど
うかを見ることにより、エラーの有無を判断する
ことができる。 第１図におけるエラー処理回路２は、信号O1
を一旦フリツプフロツプにセツトし、他エラーチ
エツク信号と論理和をとつて、論理装置の主制御
回路にエラーの得無を報告する。 以上の説明から、比較回路にパリテイチエツク
回路１１０を設けることにより、入力データのパ
リテイエラーのチエツクおよび比較回路の一部を
構成する排他的論理和回路のエラーチエツクが可
能になる。さらに、エラーチエツクを完壁に行な
うには、論理和回路１０９を２重化して、その出
力の一致チエツクを行うことにより容易に実現で
きる。 第１図における第１の実施例では、排他的論理
和回路１００〜１０８の出力信号２００〜２０８
をそれぞれ分岐して比較結果信号C0およびエラ
ー信号C1を生成させているが、昭和47年12月14
日に産業図書から発行された刊行物「電子デバイ
ス・回路工学」（P.E.グレイ、C.L.サール著宇都
宮敏男、菅野卓男訳）P788〜802に示されている
電流切換形回路のように、論理演算結果の正論理
値と負論理値とを同時に取出すことが容易な回路
構成においては、初段の排他的論理和回路の正論
理値を比較信号の生成に使用するとともに、負論
理値をエラー信号の生成に使うこともできる。 この第２の実施例について第２図を参照して詳
細に説明する。 第２の実施例の各構成回路の論理機能は第１の
実施例の回路と全く同じであり、参照番号５００
〜５０８は排他的論理和回路、参照番号５０９は
論理和回路および参照番号５１０はパリテイチエ
ツク回路である。このうち第１図の第１の実施例
と異なるところは、論理和回路５０９には排他的
論理和回路５００〜５０８の正論理信号６００〜
６０８が与えられるが、パリテイチエツク回路５
１０には排他的論理和回路５００〜５０８の負論
理信号６１０〜６１８が与えられる点にある。パ
リテイチエツク回路５１０の出力C3が第１図の
出力信号C1と同等のエラー検出信号として使え
ることを次に示す。
（B0，B1，………，B7）がそれぞれ奇数パリテイ
ビツトＡpおよびＢpを有しているとすると、第１
式の第１項および第２項はともに論理“１”とな
るため、C1＝“１”“１”＝“０”となる。また
データＡ（A0，A1，………A7）およびＢ（B0，
B1，………，B7）がそれぞれ偶数パリテイビツト
ＡpおよびＢpを有しているとしても、第１式の第
１項および第２項はともに論理“０”となるた
め、C1＝“０”“０”＝“０”となる。従つて、
データＡやＢおよびそのパリテイビツトＡpやＢp
にエラーがなく、かつ排他的論理和回路１００〜
１０８にエラーがない場合、出力信号C1は常に
論理“０”である。次にデータＡ，Ｂ、そのパリ
テイビツトＡp，Ｂp、または排他的論理和回路１
００〜１０８のどれか１つにエラーがある場合、
第１式を構成する要素のいづれか１つの値が反転
するため、出力C1の値も反転して論理“１”に
なる。すなわち、出力C1の値が論理“１”かど
うかを見ることにより、エラーの有無を判断する
ことができる。 第１図におけるエラー処理回路２は、信号O1
を一旦フリツプフロツプにセツトし、他エラーチ
エツク信号と論理和をとつて、論理装置の主制御
回路にエラーの得無を報告する。 以上の説明から、比較回路にパリテイチエツク
回路１１０を設けることにより、入力データのパ
リテイエラーのチエツクおよび比較回路の一部を
構成する排他的論理和回路のエラーチエツクが可
能になる。さらに、エラーチエツクを完壁に行な
うには、論理和回路１０９を２重化して、その出
力の一致チエツクを行うことにより容易に実現で
きる。 第１図における第１の実施例では、排他的論理
和回路１００〜１０８の出力信号２００〜２０８
をそれぞれ分岐して比較結果信号C0およびエラ
ー信号C1を生成させているが、昭和47年12月14
日に産業図書から発行された刊行物「電子デバイ
ス・回路工学」（P.E.グレイ、C.L.サール著宇都
宮敏男、菅野卓男訳）P788〜802に示されている
電流切換形回路のように、論理演算結果の正論理
値と負論理値とを同時に取出すことが容易な回路
構成においては、初段の排他的論理和回路の正論
理値を比較信号の生成に使用するとともに、負論
理値をエラー信号の生成に使うこともできる。 この第２の実施例について第２図を参照して詳
細に説明する。 第２の実施例の各構成回路の論理機能は第１の
実施例の回路と全く同じであり、参照番号５００
〜５０８は排他的論理和回路、参照番号５０９は
論理和回路および参照番号５１０はパリテイチエ
ツク回路である。このうち第１図の第１の実施例
と異なるところは、論理和回路５０９には排他的
論理和回路５００〜５０８の正論理信号６００〜
６０８が与えられるが、パリテイチエツク回路５
１０には排他的論理和回路５００〜５０８の負論
理信号６１０〜６１８が与えられる点にある。パ
リテイチエツク回路５１０の出力C3が第１図の
出力信号C1と同等のエラー検出信号として使え
ることを次に示す。
【表】
第２式の各項は“１”であり、従つて出力C3
の値は、データＢ（またはデータＡ）とパリテイ
信号Ｂp（またはＡp）のビツト数が偶数の場合に
は“０”、奇数の場合には“１”に固定される。
本実施例において９ビツトなので出力C3は常に
“１”となる。従つて出力C3が“１”または
“０”に固定されていることを検出することによ
りエラーの有無を判断できることは第１の実施例
と全く同様である。 本発明には、パリテイビツトを含むデータの比
較において、各ビツト毎に比較した結果をパリテ
イチエツクすることによりビツト毎の比較回路の
みならず入力データのエラーチエツクをも可能で
きるという効果がある。従つて、レジスタの出力
パリテイチエツクを既に行つているような通常の
演算回路にも使用可能であるが、特に連想記憶や
アドレス計算で論理アドレスから実アドレスへの
変換のための変換バツフア（Translation
Lookaside Buffer）等メモリ出力のパリテイチ
エツクが行いにくいようなところに使われている
比較回路に適用すると有効である。 なお、上述の２つの実施例では比較結果C0ま
たはC2を出力するために排他的論理和回路１０
０〜１０８または５００〜５０８を用いたが、こ
の他に２個の入力信号が一致したとき論理“１”
を出力するような２入力一致回路とナンド回路と
の組合せを用いても同様の機能が達成できる。
の値は、データＢ（またはデータＡ）とパリテイ
信号Ｂp（またはＡp）のビツト数が偶数の場合に
は“０”、奇数の場合には“１”に固定される。
本実施例において９ビツトなので出力C3は常に
“１”となる。従つて出力C3が“１”または
“０”に固定されていることを検出することによ
りエラーの有無を判断できることは第１の実施例
と全く同様である。 本発明には、パリテイビツトを含むデータの比
較において、各ビツト毎に比較した結果をパリテ
イチエツクすることによりビツト毎の比較回路の
みならず入力データのエラーチエツクをも可能で
きるという効果がある。従つて、レジスタの出力
パリテイチエツクを既に行つているような通常の
演算回路にも使用可能であるが、特に連想記憶や
アドレス計算で論理アドレスから実アドレスへの
変換のための変換バツフア（Translation
Lookaside Buffer）等メモリ出力のパリテイチ
エツクが行いにくいようなところに使われている
比較回路に適用すると有効である。 なお、上述の２つの実施例では比較結果C0ま
たはC2を出力するために排他的論理和回路１０
０〜１０８または５００〜５０８を用いたが、こ
の他に２個の入力信号が一致したとき論理“１”
を出力するような２入力一致回路とナンド回路と
の組合せを用いても同様の機能が達成できる。
第１図は本発明の第１の実施例を示す図および
第２図は本発明の第２の実施例を示す図である。 第１図および第２図において、１，５……デー
タ比較回路、１００〜１０８，５００〜５０８…
…２入力排他的論理和回路、１０９，５０９……
論理和回路、１１０，５１０……パリテイチエツ
ク回路、２……エラー処理回路。
第２図は本発明の第２の実施例を示す図である。 第１図および第２図において、１，５……デー
タ比較回路、１００〜１０８，５００〜５０８…
…２入力排他的論理和回路、１０９，５０９……
論理和回路、１１０，５１０……パリテイチエツ
ク回路、２……エラー処理回路。
Claims (1)
- 【特許請求の範囲】 １ それぞれがデータビツトとパリテイビツトと
からなる２個のデータのうちそれぞれ対応する複
数のビツトをそれぞれ比較する比較回路と、 この比較回路からの前記複数ビツトの比較結果
を示す信号群の全てが一致を示しているときのみ
一致信号を出力する判定回路と、 前記比較回路から与えられる前記比較結果を示
す信号群の論理“１”の数が偶数か奇数かをチエ
ツクするパリテイチエツク回路とから構成された
ことを特徴とするデータ比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13869178A JPS5566031A (en) | 1978-11-10 | 1978-11-10 | Data comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13869178A JPS5566031A (en) | 1978-11-10 | 1978-11-10 | Data comparator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5566031A JPS5566031A (en) | 1980-05-19 |
| JPS6133216B2 true JPS6133216B2 (ja) | 1986-08-01 |
Family
ID=15227853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13869178A Granted JPS5566031A (en) | 1978-11-10 | 1978-11-10 | Data comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5566031A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757504A (en) * | 1986-04-21 | 1988-07-12 | Texas Instruments Incorporated | Polyphase parity generator circuit |
-
1978
- 1978-11-10 JP JP13869178A patent/JPS5566031A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5566031A (en) | 1980-05-19 |
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