JPS6133003A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS6133003A JPS6133003A JP15581184A JP15581184A JPS6133003A JP S6133003 A JPS6133003 A JP S6133003A JP 15581184 A JP15581184 A JP 15581184A JP 15581184 A JP15581184 A JP 15581184A JP S6133003 A JPS6133003 A JP S6133003A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- voltage
- transistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、低周波増幅器の保護回路などに使用されるラ
ンチ回路に関するものである。
ンチ回路に関するものである。
従来例の構成とその問題点
従来より、ラッチ回路は第１図に示すように２本の抵抗
Ｒ４，Ｒ２とＮＰＮ トランジスタＱ２とＰＮＰトラン
ジスタで構成されており、低周波増幅器の保護回路に広
く使用されている。
Ｒ４，Ｒ２とＮＰＮ トランジスタＱ２とＰＮＰトラン
ジスタで構成されており、低周波増幅器の保護回路に広
く使用されている。
この場合、Ｒ１＝Ｒ２に設定されており、電源供給端子
ａに電源＋ｖＣＣが供給され、入力端子すに対応して出
力端子Ｃに接続した負荷ＲＬに信号が加えラレるＯ第１
図に示したラッチ回路１において、電源０１時に端子ｄ
に＋Ｖｃｃが印加されており、トランジスタＱ４．Ｑ２
はｏｆｆしているので、ハ〕端子すの電圧も＋Ｖｃｃ、
出力端子Ｃの電圧はＯＶである。いま、入力端子すの電
圧を＋Ｖｃｃ からＯｖへ下げてゆくと、入力端子す
の電圧が＋Ｖｃｃ−ｖＢＥ１ （ｖＢＥｌはトランジス
タＱ１のベースエミッタ間順方向電圧）となったときト
ランジスタＱがｏｎｌ、、トランジスタＱ１ のコレク
タ電流によってトランジスタＱ２がＯｎし、ラッチ鵬１
７５ｍラッチ回路１は動作し続ける。・ここで、■ＢＥ
２ｖＣＥ（Ｓ）２は、それぞれトランジスタＱ２のベー
ス・エミッタ間順方向電圧と、コレクタ・エミッタ間な
値となる。この為、このランチ回路１を電源電３ ・・ 圧の立ち下り時定数の大きな電流で使用すると、電源を
ｏｆｆ ｌ、てラッチ回路がリセットする１でかなり
長い時間を必要とするという欠点を有していた。
ａに電源＋ｖＣＣが供給され、入力端子すに対応して出
力端子Ｃに接続した負荷ＲＬに信号が加えラレるＯ第１
図に示したラッチ回路１において、電源０１時に端子ｄ
に＋Ｖｃｃが印加されており、トランジスタＱ４．Ｑ２
はｏｆｆしているので、ハ〕端子すの電圧も＋Ｖｃｃ、
出力端子Ｃの電圧はＯＶである。いま、入力端子すの電
圧を＋Ｖｃｃ からＯｖへ下げてゆくと、入力端子す
の電圧が＋Ｖｃｃ−ｖＢＥ１ （ｖＢＥｌはトランジス
タＱ１のベースエミッタ間順方向電圧）となったときト
ランジスタＱがｏｎｌ、、トランジスタＱ１ のコレク
タ電流によってトランジスタＱ２がＯｎし、ラッチ鵬１
７５ｍラッチ回路１は動作し続ける。・ここで、■ＢＥ
２ｖＣＥ（Ｓ）２は、それぞれトランジスタＱ２のベー
ス・エミッタ間順方向電圧と、コレクタ・エミッタ間な
値となる。この為、このランチ回路１を電源電３ ・・ 圧の立ち下り時定数の大きな電流で使用すると、電源を
ｏｆｆ ｌ、てラッチ回路がリセットする１でかなり
長い時間を必要とするという欠点を有していた。
発明の目的
本発明の目的は、電源電圧の立下がり時定数に関係して
リセットすることができるランチ回路を提供することで
ある。
リセットすることができるランチ回路を提供することで
ある。
発明の構成
本発明のラッチ回路は、電源電圧を分圧する分圧回路と
、電源ｏｎ−ｏｆｆ検出回路と、ランチ回路とから構成
され、電源型土の分圧回路の分圧点を電源ｏｎ−ｏｆｆ
検出回路とランチ回路とに接続することにより、Ｎ＃
Ｉを０目 したとほぼ同時にラッチ回路をリセットする
ことができるように構成したものである０ 実施例の説明 以下、本発明の実施例について第２図とともに説明する
。第２図は本発明の一実施例に示すとおり、第１図と同
一機能を有する部分には同−付号を付して説明を省略す
る０第２図において、２は電源電圧の分圧回路、３は電
源のｏｎ−ｏｆｆ検出回路、Ｑ３は電源ｏｎ−ｏｆｆ
検出用トランジスタである。第２図の回路において、
電源Ｏｎ時に端子ｄに電源→Ｖｃｃ が印加さ力ており
、分圧回路２によって分圧された電圧がラッチ回路１の
端子ａと電源ｏｎ−ｏｆｆ 検出回路３の端子ｅとに印
加されている。寸だ電源ｏｎ−ｏｆｆ 検出回路３の端
子ｆには交流電源電圧ｖＡＣが印加され占、トランジス
タＱ３ のベースは通常、−にバイアスされているので
、トランジスタ０３はｏｆｆｌ、ている。そして、ラン
チ回路１の入力端子すの電圧を＋ｖＣＣから（＋Ｖｃｃ
−ＶＢＥｌ ）としてランチ回路１を動作させる。こ
の状態で、電源をｏｆｆにすると、トランジスタＱ３
のベースは十にバイアスされトランジスタＱ３はＯｎす
るので、端子ｅの電圧はｖｃＥ（ｓ）３触０■（ｖｃＥ
（ｓ）３はトランジスタＱ３のコレクタエミッタ間飽和
電圧）となり、ランチ回路１は電源ｏＨと同時にリセッ
トされる。
、電源ｏｎ−ｏｆｆ検出回路と、ランチ回路とから構成
され、電源型土の分圧回路の分圧点を電源ｏｎ−ｏｆｆ
検出回路とランチ回路とに接続することにより、Ｎ＃
Ｉを０目 したとほぼ同時にラッチ回路をリセットする
ことができるように構成したものである０ 実施例の説明 以下、本発明の実施例について第２図とともに説明する
。第２図は本発明の一実施例に示すとおり、第１図と同
一機能を有する部分には同−付号を付して説明を省略す
る０第２図において、２は電源電圧の分圧回路、３は電
源のｏｎ−ｏｆｆ検出回路、Ｑ３は電源ｏｎ−ｏｆｆ
検出用トランジスタである。第２図の回路において、
電源Ｏｎ時に端子ｄに電源→Ｖｃｃ が印加さ力ており
、分圧回路２によって分圧された電圧がラッチ回路１の
端子ａと電源ｏｎ−ｏｆｆ 検出回路３の端子ｅとに印
加されている。寸だ電源ｏｎ−ｏｆｆ 検出回路３の端
子ｆには交流電源電圧ｖＡＣが印加され占、トランジス
タＱ３ のベースは通常、−にバイアスされているので
、トランジスタ０３はｏｆｆｌ、ている。そして、ラン
チ回路１の入力端子すの電圧を＋ｖＣＣから（＋Ｖｃｃ
−ＶＢＥｌ ）としてランチ回路１を動作させる。こ
の状態で、電源をｏｆｆにすると、トランジスタＱ３
のベースは十にバイアスされトランジスタＱ３はＯｎす
るので、端子ｅの電圧はｖｃＥ（ｓ）３触０■（ｖｃＥ
（ｓ）３はトランジスタＱ３のコレクタエミッタ間飽和
電圧）となり、ランチ回路１は電源ｏＨと同時にリセッ
トされる。
発明の効果
以上のように本発明は、電源電圧を分圧し、この分圧点
をラッチ回路の電源供給端子と電源０ｎ−ｏｆｆ検出用
トランジスタのコレクタに接続している為、電源ｏｆｆ
と同時にラッテ回路に印加される電圧をほぼＯｖにでき
、電源ｏｆｆと同時にランチ回路をリセットすることが
できる。
をラッチ回路の電源供給端子と電源０ｎ−ｏｆｆ検出用
トランジスタのコレクタに接続している為、電源ｏｆｆ
と同時にラッテ回路に印加される電圧をほぼＯｖにでき
、電源ｏｆｆと同時にランチ回路をリセットすることが
できる。
第１図は従来のラッチ回路の回路図、第２図は本発明の
一実施例におけるランチ回路の回路図である０ １・・・・・ラッチ回路、２・・・・・分圧回路、３・
・・・・・電源。ｎ−ｏｆｆ検出回路、Ｑｌ、Ｑ２．Ｑ
３・・・・・・トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図
一実施例におけるランチ回路の回路図である０ １・・・・・ラッチ回路、２・・・・・分圧回路、３・
・・・・・電源。ｎ−ｏｆｆ検出回路、Ｑｌ、Ｑ２．Ｑ
３・・・・・・トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図
Claims (1)
- 電源供給端子に、電源ｏｎ−ｏｆｆ検出回路を構成する
トランジスタのコレクタ端子に加えられる電源電圧を抵
抗で分圧した分圧点の電位を供給するように構成したこ
とを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581184A JPS6133003A (ja) | 1984-07-26 | 1984-07-26 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581184A JPS6133003A (ja) | 1984-07-26 | 1984-07-26 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133003A true JPS6133003A (ja) | 1986-02-15 |
Family
ID=15613982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15581184A Pending JPS6133003A (ja) | 1984-07-26 | 1984-07-26 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133003A (ja) |
-
1984
- 1984-07-26 JP JP15581184A patent/JPS6133003A/ja active Pending
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