JPS6129180A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPS6129180A JPS6129180A JP59149347A JP14934784A JPS6129180A JP S6129180 A JPS6129180 A JP S6129180A JP 59149347 A JP59149347 A JP 59149347A JP 14934784 A JP14934784 A JP 14934784A JP S6129180 A JPS6129180 A JP S6129180A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
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- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は小型にして高速応答特性を有する半導体受光素
子の構造に関するものである。
子の構造に関するものである。
（従来の技術）
従来、高速応答特性を狙ったＩｎＰ系２次元電子ガス構
造を用いた受光素子としては第１図のような構造がＣ，
Ｙ、 、ＣｈｅｎらによってＡ、 Ｐ、 Ｌ ４３ （
３） ３０８に報告されている。すなわち、半絶縁性Ｉ
ｎＰ基板１上にノンドープＩｎＡＡＡｓバッファ層２Ｉ
ノンドープ（ｎ型） ＩｎＧａＡｓ吸収層３．ノンドー
プエｎＡｔＡｓスペーサ層４ 、 ｎ＋−ＩｎＡＪ！、
Ａｓ層５．オーミック用ｎ＋−ＩｎＣａＡｓ層６を順次
ＭＢ Ｅ （Ｍｏ１ｅｃｕｌａ、ｒ ＢｅａｍＥｐｉｔ
ａｘｙ）により成長し、ソース、ドレインＡｕ Ｇｅ電
極７を形成し、ソース端子８とドレイン端子９を設けた
ものである。この構造は、入射光１０の受光の際、ＰＣ
（ｐｈｏｔｏｃｏｎｄｕｃｔｏｒ ）釣動作を示す。第
１図（ｂ）に示すように、ＩｎＧａＡｓ吸収層３中で生
成されたフォトキャリアは内部電界によシ分離され、黒
丸で示す電子はへテロ界面側へ、白丸で示すホ−ルは基
板側へ動く。さらにソース・ドレイン間に印加されてい
る電界によシ、キャリアは横方向にも動き、電界に達す
る。この際問題となるのは基板側如動くホールの挙動で
ある。すなわち本構造ｔ ＧａＡｓ系において作製した
場合はノンドープ吸収層がｐ生型であるため、ホールは
多数キャリアとなるのに対し、ＩｎＧａＡｓの場合はノ
ンドープ層がｎ型になるため、ホールは少数キャリアと
して振舞う。従って、この場合ホールが再結合あるいは
電極までのドリフトなど、なんらかの形でｎ領域から消
滅するまでの時間が応答の立下り特性に影響を及ぼす。
造を用いた受光素子としては第１図のような構造がＣ，
Ｙ、 、ＣｈｅｎらによってＡ、 Ｐ、 Ｌ ４３ （
３） ３０８に報告されている。すなわち、半絶縁性Ｉ
ｎＰ基板１上にノンドープＩｎＡＡＡｓバッファ層２Ｉ
ノンドープ（ｎ型） ＩｎＧａＡｓ吸収層３．ノンドー
プエｎＡｔＡｓスペーサ層４ 、 ｎ＋−ＩｎＡＪ！、
Ａｓ層５．オーミック用ｎ＋−ＩｎＣａＡｓ層６を順次
ＭＢ Ｅ （Ｍｏ１ｅｃｕｌａ、ｒ ＢｅａｍＥｐｉｔ
ａｘｙ）により成長し、ソース、ドレインＡｕ Ｇｅ電
極７を形成し、ソース端子８とドレイン端子９を設けた
ものである。この構造は、入射光１０の受光の際、ＰＣ
（ｐｈｏｔｏｃｏｎｄｕｃｔｏｒ ）釣動作を示す。第
１図（ｂ）に示すように、ＩｎＧａＡｓ吸収層３中で生
成されたフォトキャリアは内部電界によシ分離され、黒
丸で示す電子はへテロ界面側へ、白丸で示すホ−ルは基
板側へ動く。さらにソース・ドレイン間に印加されてい
る電界によシ、キャリアは横方向にも動き、電界に達す
る。この際問題となるのは基板側如動くホールの挙動で
ある。すなわち本構造ｔ ＧａＡｓ系において作製した
場合はノンドープ吸収層がｐ生型であるため、ホールは
多数キャリアとなるのに対し、ＩｎＧａＡｓの場合はノ
ンドープ層がｎ型になるため、ホールは少数キャリアと
して振舞う。従って、この場合ホールが再結合あるいは
電極までのドリフトなど、なんらかの形でｎ領域から消
滅するまでの時間が応答の立下り特性に影響を及ぼす。
しかるに、第１図の構造においては、このホールの動き
Ｋついては考慮が払われて−はおらず、ホールの動きは
電子に比較して遅いため、立下シ時間が大きくなるとい
う欠点を有している。
Ｋついては考慮が払われて−はおらず、ホールの動きは
電子に比較して遅いため、立下シ時間が大きくなるとい
う欠点を有している。
（発明の目的）
本発明は、これらの欠点を解決するため、ホールが多数
キャリアとなるｐ十層を設けて、ホールをここに強制的
に集めるように外部から制御できるようにして、ｐ十部
分にホールが到達するまでの時間を短くするととにより
、立下がり特性を改善した半導体受光素子を提供するも
のである。
キャリアとなるｐ十層を設けて、ホールをここに強制的
に集めるように外部から制御できるようにして、ｐ十部
分にホールが到達するまでの時間を短くするととにより
、立下がり特性を改善した半導体受光素子を提供するも
のである。
（発明の構成及び作用）
以下本発明の詳細な説明する。
第２図は本発明の実施例であって、１１は半絶縁性Ｉｎ
Ｐ基板、１２はｐ” ＩｎＰ埋め込み領域、１３はノン
ドープ（ｎ型でＩｎＰよシバンドギャップの小さい）Ｉ
ｎＧａＡｓ吸収層、１４はノンドープＩｎ ＡＡＡ ｓ
スペーサ層、１５はｎ生型でＩｎＧａＡｓよシバンドギ
ャップの大きいＩｎＡｔＡｓ層、１６はオーミックコン
タクト用ｎ十型ＩｎＧａＡｓ層、１７はＡｕＧｅ ｎ側
オーミック電極、１８はソース端子、１９はドレイン端
子、２０は、入射光、２１はＡｕＺｕＮｉ ｐ側オーミ
ック電極、２２はｐ側端子である。尚第２図（ａ）は本
素子の一方の断面図、（ｂ）は（ａ）図中央位置（ＩＩ
−Ｉｆ”）において紙面に垂直な面で切った場合の断面
図を示してい°る。結線としては、（Ｃ）に示すように
、１８−２２間バイアス２３よりも１９−２２間バイア
ス２４を大きくしておき、ドレイン端子１９が＋、ソー
ス端子１８がＯ（接地）、ｐ側端子２２が−となるよう
に設定し、光信号２０を負荷抵抗２５により検出する構
成をとる。Ｉ ｎＡｔＡｓ層１４゜１５は入射光２０に
対する窓層の役割を果しており、ＩｎＧａＡｓ層１３で
光は吸収される。まだ、オーミック電極１７は１６ 、
１５ 、１４の各層を薄く形成しておくことにより、Ｉ
ｎＧａＡｓ層１３に対してオーミック接触をとることに
なる。
Ｐ基板、１２はｐ” ＩｎＰ埋め込み領域、１３はノン
ドープ（ｎ型でＩｎＰよシバンドギャップの小さい）Ｉ
ｎＧａＡｓ吸収層、１４はノンドープＩｎ ＡＡＡ ｓ
スペーサ層、１５はｎ生型でＩｎＧａＡｓよシバンドギ
ャップの大きいＩｎＡｔＡｓ層、１６はオーミックコン
タクト用ｎ十型ＩｎＧａＡｓ層、１７はＡｕＧｅ ｎ側
オーミック電極、１８はソース端子、１９はドレイン端
子、２０は、入射光、２１はＡｕＺｕＮｉ ｐ側オーミ
ック電極、２２はｐ側端子である。尚第２図（ａ）は本
素子の一方の断面図、（ｂ）は（ａ）図中央位置（ＩＩ
−Ｉｆ”）において紙面に垂直な面で切った場合の断面
図を示してい°る。結線としては、（Ｃ）に示すように
、１８−２２間バイアス２３よりも１９−２２間バイア
ス２４を大きくしておき、ドレイン端子１９が＋、ソー
ス端子１８がＯ（接地）、ｐ側端子２２が−となるよう
に設定し、光信号２０を負荷抵抗２５により検出する構
成をとる。Ｉ ｎＡｔＡｓ層１４゜１５は入射光２０に
対する窓層の役割を果しており、ＩｎＧａＡｓ層１３で
光は吸収される。まだ、オーミック電極１７は１６ 、
１５ 、１４の各層を薄く形成しておくことにより、Ｉ
ｎＧａＡｓ層１３に対してオーミック接触をとることに
なる。
本発明の動作原理を以下に述べる。バンド構造は第３図
のようになっており、ＩｎＧａＡｓ層１３で生成された
フォトキャリアは第１図の場合と同様、内部電界により
分離される。電子はソース・ドレイン間の電界の影響を
うけて、ドレイン端子１９に入シ、信号として取り出さ
れる。一方、ホールに関してはｐ十領域１２の導入のた
め、この領域に取り込１れることにより消滅する。この
消滅までの時間が応答の立下りと関係する。この消滅ま
での時間は、主としてＣＲ時定数で決まる。従って、ｐ
ｎ接合の面積を小さくすることによシＣを小さくし、応
答特性を改善するだめ、ｐ＋を埋め込み層にすると〉は
ｔ唇であみ８さらに、結線を旗２図ｆｃｌのように組み
、フォトダイオード的動作をさせることにより、出力信
号の応答特性を遅くするように作用するホール電流成分
の影響をさらに小さくすることができる。すなわち、こ
の場合電子はドレイン端子１９ヘホールはｐ＋側端子２
２へ入る誘電緩和現象により、負荷に信号を取り出すこ
とになるが、キャリアが生成された際に、三つの電極と
の位置関係により、ソース電極１８に誘起される電荷分
は電子電流が１８→２２→１９と外部回路を流れ出力に
とり出されるのに対し、ホール分は１８→２２と流れる
だめ、出力にはでない。このことを利用すれば、ホール
電流低減が可能となり、高速化に有利である。
のようになっており、ＩｎＧａＡｓ層１３で生成された
フォトキャリアは第１図の場合と同様、内部電界により
分離される。電子はソース・ドレイン間の電界の影響を
うけて、ドレイン端子１９に入シ、信号として取り出さ
れる。一方、ホールに関してはｐ十領域１２の導入のた
め、この領域に取り込１れることにより消滅する。この
消滅までの時間が応答の立下りと関係する。この消滅ま
での時間は、主としてＣＲ時定数で決まる。従って、ｐ
ｎ接合の面積を小さくすることによシＣを小さくし、応
答特性を改善するだめ、ｐ＋を埋め込み層にすると〉は
ｔ唇であみ８さらに、結線を旗２図ｆｃｌのように組み
、フォトダイオード的動作をさせることにより、出力信
号の応答特性を遅くするように作用するホール電流成分
の影響をさらに小さくすることができる。すなわち、こ
の場合電子はドレイン端子１９ヘホールはｐ＋側端子２
２へ入る誘電緩和現象により、負荷に信号を取り出すこ
とになるが、キャリアが生成された際に、三つの電極と
の位置関係により、ソース電極１８に誘起される電荷分
は電子電流が１８→２２→１９と外部回路を流れ出力に
とり出されるのに対し、ホール分は１８→２２と流れる
だめ、出力にはでない。このことを利用すれば、ホール
電流低減が可能となり、高速化に有利である。
本発明の半導体受光素子の作製手順を第４図に示す。ま
ず、（１）に示すように半絶縁性ＩｎＰ基板１１上にＳ
ｉＮ層２６をプラズマＣＶＤで被着する。次に、（２）
のようＫＳｉＮＳｉＮ全２６クとしてパターンを形成し
、Ｂｅイオン注入法又はＺｎあるいはＣｄＯ熱拡散法に
よりｐ十領域１２を形成する。さらに（３）に示すよう
に１３〜１６の各層を順次ＭＢＥ成長させる。その後（
４）のようにメサエッチングをして基板１１を出し、ｎ
側にはＡｕ Ｇｅ層１７、ｐ側にはＡｕＺｎＮｉ層２１
により通常のフォトリングラフィ技術を用いてオーミッ
ク電極を形成する。最後に（５）のようＫ ＩｎＧａＡ
ｓ層１６の一部をエツチングをして光入射部分を形成す
る。以上の工程により第２図の構造が得られる。
ず、（１）に示すように半絶縁性ＩｎＰ基板１１上にＳ
ｉＮ層２６をプラズマＣＶＤで被着する。次に、（２）
のようＫＳｉＮＳｉＮ全２６クとしてパターンを形成し
、Ｂｅイオン注入法又はＺｎあるいはＣｄＯ熱拡散法に
よりｐ十領域１２を形成する。さらに（３）に示すよう
に１３〜１６の各層を順次ＭＢＥ成長させる。その後（
４）のようにメサエッチングをして基板１１を出し、ｎ
側にはＡｕ Ｇｅ層１７、ｐ側にはＡｕＺｎＮｉ層２１
により通常のフォトリングラフィ技術を用いてオーミッ
ク電極を形成する。最後に（５）のようＫ ＩｎＧａＡ
ｓ層１６の一部をエツチングをして光入射部分を形成す
る。以上の工程により第２図の構造が得られる。
（発明の効果）
以上説明したように、本発明はｐ十領域を導入すること
によシ、従来応答劣化の原因と考えられるホールをこの
ｐ十領域に集め、制御することＫより、立下り特性の尾
部の延長が軽減され、高速応答特性を改善できるという
利点がある。この際、ｐ＋領領域埋め込みで形成するだ
め、ＣＲ時定数が小さく、高速化に有利であるとともに
半絶縁性基板部分を用いて素子間分離も容易に行なえ、
集積化如有利であるという利点も有する。さらに、ｐ＋
を導入することにより、両側から空乏層を伸ばす形とな
シ、吸収層が厚くなるという点で量子効率的にも改善が
できる。
によシ、従来応答劣化の原因と考えられるホールをこの
ｐ十領域に集め、制御することＫより、立下り特性の尾
部の延長が軽減され、高速応答特性を改善できるという
利点がある。この際、ｐ＋領領域埋め込みで形成するだ
め、ＣＲ時定数が小さく、高速化に有利であるとともに
半絶縁性基板部分を用いて素子間分離も容易に行なえ、
集積化如有利であるという利点も有する。さらに、ｐ＋
を導入することにより、両側から空乏層を伸ばす形とな
シ、吸収層が厚くなるという点で量子効率的にも改善が
できる。
第１図（ａ）（ｂ）はそれぞれ従来の受光素子の断面図
およびバンド構造図、第２図（ａｌ （ｂ）（ｃ）は本
発明素子の一実施例の断面図、ｎ−ｎ面に沿う断面図及
び結線図、第３図は本発明素子のバンド構造図、第４図
は本発明素子の作製手順を示す断面図である。 １・・・半絶縁性ＩｎＰ基板、 ２・・・ノンドープ
エｎＡｔＡ３バッファ層、 ３・・・ノンドープ（ｎ
）ＩｎＧａＡｓ吸収層、 ４・・・ノンドープＩｎＡ
ｔＡｓ層（スペーサ）、ｓ”’ｎ 型−ＩｎＡＡＡｓ層
、 ６−ｎ生型−ＩｎＧａＡｓ層（オーミックコンタ
クト用）、 ７・・・ＡｕＧｅ電極、８・・・ソース
端子、 ９・・・ドレイン端子、１ｏ・・・入射光、
１１・・・半絶縁性ＩｎＰ基板、１２・・・ｐ＋−Ｉｎ
Ｐ埋め込み領域、１３・・ノンドープ（ｎ） ＩｎＧａ
Ａｓ吸収層、 １４・・・ノンドープＩｎＡｔＡｓ層（
スペーサ）、１５− ｎ生型Ｉ ｎＡｔＡ ｓ層、 １
６ ・＝ ｎ生型ＩｎＧａＡｓ層（オーミックコンタク
ト用）、１７・・・ＡｕＧｅｎ側オーミック電極、１８
・・・ソース端子、１９・・・ドレイン端子、２０・・
・入射光、２１・・ＡｕＺｎＮｉ電極、２２・・・ｐ＋
側端子、２３・・・１８−２２間直流バイアス、２４・
・・１９−２２間直流バイアス、２５・・・負荷抵抗、
２６・・・ＳｉＮ層。
およびバンド構造図、第２図（ａｌ （ｂ）（ｃ）は本
発明素子の一実施例の断面図、ｎ−ｎ面に沿う断面図及
び結線図、第３図は本発明素子のバンド構造図、第４図
は本発明素子の作製手順を示す断面図である。 １・・・半絶縁性ＩｎＰ基板、 ２・・・ノンドープ
エｎＡｔＡ３バッファ層、 ３・・・ノンドープ（ｎ
）ＩｎＧａＡｓ吸収層、 ４・・・ノンドープＩｎＡ
ｔＡｓ層（スペーサ）、ｓ”’ｎ 型−ＩｎＡＡＡｓ層
、 ６−ｎ生型−ＩｎＧａＡｓ層（オーミックコンタ
クト用）、 ７・・・ＡｕＧｅ電極、８・・・ソース
端子、 ９・・・ドレイン端子、１ｏ・・・入射光、
１１・・・半絶縁性ＩｎＰ基板、１２・・・ｐ＋−Ｉｎ
Ｐ埋め込み領域、１３・・ノンドープ（ｎ） ＩｎＧａ
Ａｓ吸収層、 １４・・・ノンドープＩｎＡｔＡｓ層（
スペーサ）、１５− ｎ生型Ｉ ｎＡｔＡ ｓ層、 １
６ ・＝ ｎ生型ＩｎＧａＡｓ層（オーミックコンタク
ト用）、１７・・・ＡｕＧｅｎ側オーミック電極、１８
・・・ソース端子、１９・・・ドレイン端子、２０・・
・入射光、２１・・ＡｕＺｎＮｉ電極、２２・・・ｐ＋
側端子、２３・・・１８−２２間直流バイアス、２４・
・・１９−２２間直流バイアス、２５・・・負荷抵抗、
２６・・・ＳｉＮ層。
Claims (1)
- 半絶縁性の第１の半導体基板と、当該基板の一部に埋
め込まれかつ第１の導電形を有する第１の半導体層と、
第１の半導体よりも小さいバンドギャップを有しかつ第
２の導電形を有する第２の半導体層と、第２の半導体よ
りも大きいバンドギャップを有し、かつ第２の導電形を
有する第３の半導体層が順次積層され、さらに、前記第
３の半導体層表面に対向して設けられかつ第２の半導体
層にそれぞれ電気的に接続されるようになされた第１の
オーミック性電極と、第１の導電形を有する第１の半導
体層に電気的に接続された第２のオーミック性電極とが
それぞれ形成されていることを特徴とする半導体受光素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149347A JPS6129180A (ja) | 1984-07-20 | 1984-07-20 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149347A JPS6129180A (ja) | 1984-07-20 | 1984-07-20 | 半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129180A true JPS6129180A (ja) | 1986-02-10 |
Family
ID=15473132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149347A Pending JPS6129180A (ja) | 1984-07-20 | 1984-07-20 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129180A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288475A (ja) * | 1985-06-16 | 1986-12-18 | Nec Corp | ホトデイテクタの製造方法 |
| WO2002005355A1 (fr) * | 2000-07-11 | 2002-01-17 | Sanyo Electric Co., Ltd | Dispositif recepteur de lumiere et module recepteur de lumiere comprenant ce dernier |
| CN102064252A (zh) * | 2010-11-24 | 2011-05-18 | 映瑞光电科技(上海)有限公司 | 发光二极管及其制造方法 |
-
1984
- 1984-07-20 JP JP59149347A patent/JPS6129180A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288475A (ja) * | 1985-06-16 | 1986-12-18 | Nec Corp | ホトデイテクタの製造方法 |
| WO2002005355A1 (fr) * | 2000-07-11 | 2002-01-17 | Sanyo Electric Co., Ltd | Dispositif recepteur de lumiere et module recepteur de lumiere comprenant ce dernier |
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