JPS61290540A

JPS61290540A - 情報処理装置

Info

Publication number: JPS61290540A
Application number: JP13328885A
Authority: JP
Inventors: Koichi Kimura; 光一木村; Toshihiko Ogura; 敏彦小倉; Hiroaki Aotsu; 青津　広明; Kiichiro Urabe; 喜一郎占部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-19
Filing date: 1985-06-19
Publication date: 1986-12-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野３本発明はマイクロプロセッサ等の情報処理装置に係り、
特にタスク間のリンケージに好適なハードウェアアーキ
テクチャに関する。

〔発明の背景〕

一般に、マイクロプロセッサ、その他の情報処理装置に
おける処理実行を行うためのソフトウェア構造は１例え
ば第８図の如く３つのレベル０゜１．２から成る構造を
とる。第８図において１ＭＡＩＮはレベル０に属して主
に各処理タスクの起動を管理するメインルーチン、Ｔ１
〜Ｔｎはレベル１に属して各処理機能単位の構造をとる
タスク。

５ＵＢｌ−８ＵＢ、はレベル２に属して各タスクＴ１〜
Ｔ１１が共通に起動する共通サブルーチンである。以下
では、タスクをＴ２〜Ｔ４とする。

レベル０．１間のリンケージ或いはレベル１゜２間のリ
ンゲージは第９図、第１０図の如く行われる。すなわち
、第９図において、ＬＦはリンケージフラグ、Ｔ□ＦＬ
Ｇ−Ｔ４ＦＬＧは各タスクＴ、〜Ｔ４に対応して、この
対応した各タスクＴ□〜Ｔ４の何れかを起動要求するた
めのフラグである。また、第１０図において、Ｍｌはフ
ラグＴＩＦＬＧの値の１１０によってタスクＴユ実行要
求の有／無を判定する処理ステップ、Ｍｌ　ｇ　Ｍｌ　
１Ｍ４はステップＭ１と同様に、フラグＴ２ＦＬＧ。

Ｔ、ＦＬＧ、Ｔ４ＦＬＧの値の１７０によってタスクＴ
、、Ｔ、、Ｔ、の起動判定する処理ステップである。な
お、第１０図では、タスクＴ１〜Ｔ４の起動判定の優先
順位を固定として場合を示している。

この様に、メインルーチンＭＡＩＮにおける各タスクＴ
、〜Ｔ４の起動判定は、各タスクＴ１〜Ｔ４での処理の
実行結果等の状態によって次のタスクを決定する。すな
わち、例えばレベル０とレベル１とのリンケージは、各
タスクＴｌ−Ｔ４がその処理状態或いは結果に応じて実
行要求すべきタスク（Ｔ１〜Ｔ４）に対応するフラグ（
ＴＩＦＬＧ−Ｔ４ＦＬＧ）の何れかをセットする。一方
、メインルーチンＭＡＩＮは、これらの各フラグ（Ｔ、
ＦＬＧ−Ｔ、ＦＬＧ）を参照／判定し１次に実行するタ
スクを選択してリンクする。同様に。

レベル１とレベル２の間のリンケージも、フラグ等を用
いて行うことができる。

以下では、上記したリンケージ方法を、マイクロプロセ
ッサを用いて行う場合について述べる。

マイクロプロセッサには１通常、演算専用のフラグレジ
スタは用意されているが、ユーザ開放のフラグレジスタ
は存在しないため、従来は、第９図の如きフラグ（Ｔ、
ＦＬＧ−Ｔ、ＦＬＧ）のあるリンケージフラグ部ＬＦは
外部メモリ（ＲＡＭ）上に配置する方法をとっている。

第１１図はかＮるハードウェア構成を示したものであり
、マイクロプロセッサ（ＣＰＵ）１０はバス４０を通し
てプログラム格納用メモリ（ＲＯＭ）２０やデータメモ
リ（ＲＡＭ）３０と接続され、そのＲＡＭ　３０上にリ
ンケージフラグ部ＬＦが配置されることを示している。

第１２図は、外部メモリ（ＲＡＭ）上に配置されたフラ
グをセットする場合、°従来のマイクロプロセッサ等の
処理装置で必要とする処理ステップを示したものである
。第１２図において、Ｓｌは外部メモリ（ＲＡＭ）上に
配置されているフラグのメモリアドレスを算出するため
の実効アドレス導出ステップ、Ｓ２はフラグヘセットす
るためのデータを一旦アキュムレータ等の内部レジスタ
へ準備するデータ準備ステップ、Ｓ３はリンケージフラ
グＬＦにデータをセットするライトステップである。

また、第１３図、第１０図で示したステップＭ１をマイ
クロプロセッサを用いた場合の実際を処理を示したもの
であり、Ｕｌは外部メモリ上に配置されているリンケー
ジフラグＬＦのメモリアドレスを算出するための実効ア
ドレス導出ステップ、Ｕ２はリンケージフラグＬＦの内
容を内部レジスタにセットするためのリードステップ、
Ｕ３はリンケージフラグＬＦ（内部レジスタ）の内容を
。

内部の演算用フラグレジスタに反映するための演算ステ
ップ、Ｕ４は演算用フラグレジスタの内容によって間接
的に外部メモリ上のリンケージフラグＬＦの内容を判定
するための条件ジャンプステップである。

すなわち、従来のマイクロプロセッサ等の処理装置では
、ユーザが任意にアクセスできるビット対応のフラグレ
ジスタ相当のハードウェアが存在しないため、リンケー
ジフラグを外部メモリ上に配置し、リンケージには、必
ず外部メモリをアクセスしていた。この場合１次のよう
な欠点が生じる。

（ａ）外部メモリアクセスのためのアドレス計算、或い
は前述した様に間接的なフラグ判定のための演算ステッ
プ等の、リンケージフラグ判定に直接必要ない処理が追
加されるため、処理ステップが増加し、処理スピードが
遅くなり、オーバヘッドが大きくなる。

（ｂ）個別アドレスを持つフラグをアクセスするため、
メモリ管理及びそれに付随したＲＡＳ機能が必要となる
ため、管理処理が複雑になる。

（ｃ）通常リンケージフラグ等は１ビット単位で管理す
れば良いが、現在のマイクロプロセッサ等の処理装置は
バイト或いはワード単位でメモリアクセスを行うため、
メモリの使用効率が悪くなる。

（ｄ）一方、マルチプロセッサ構成を考えると、同一パ
ス上のメモリを複数のプロセッサがアクセスを行うため
に、バスの効率が低下し、オーバヘッドが更に大きくな
る。

（、）メモリースピードによって処理スピードが左右さ
れる。

なお、従来のマイクロプロセッサにおける関連の内容に
ついては１例えば（株）インテルジャパン発行のｒＩＡ
ＰＸ　　２８６　入門Ｊ　　（１９８２：資料番号９８
００６４０Ｊ）に記述されている。

また、特開昭５５−８８１４０号公報には、演算結果或
いは外部メモリデータ及び内部ワークレジスタ等をワー
ド単位にアクセス／ラッチし２分岐テストする場合にの
み、マルチプレクサを介してビットのテストを行うこと
が開示されているが、リンケージフラグの内部レジスタ
の使用については配慮されていない。

〔発明の目的〕

本発明の目的は、タスク間のリンケージ処理を簡素化す
る情報処理装置を提供することにある。

〔発明の概要〕

本発明は、従来からのある専用の演算用フラグレジスタ
とは個別に、ユーザがビット単位で任意にアクセス可能
なレジスタ（汎用フラグレジスタ）をプロセッサ内に新
た設ける。この汎用フラグレジスタの増設に伴って、従
来からある条件ジャンプ命令と同様に汎用フラグレジス
タの内容をビット対応に判定して分岐する命令、及び汎
用フラグレジスタをビット単位で任意にアクセス可能な
命令を付加する。これにより、外部メモリを用いたリン
ケージ方法をとる場合の問題が解消する。

〔発明の実施例〕

第１図は本発明の一実施例のハードウェア構成を示した
ものであり、第１１図の従来例と比べ、マイクロプロセ
ッサ等の処理装置が従来から持つ専用演算用フラグレジ
スタとは別に、汎用フラグレジスタＬＦＧＲをプロセッ
サ１０内に設けた点が相違している。ＲＯＭ２０には所
定プログラムが格納される。

第２図は汎用フラグレジスタＬＦＧＲの構成例で、ユー
ザが任意にビット単位でアクセスできる。

第３図は汎用フラグレジスタＬＦＧＲをユーザがビット
単位で任意にセットするために新たに設けた命令である
。その構造は、オプコード部とオペランド部とから成り
、オプコードのＳＴＦはセ　゛ット・フラグを示し、オ
ペランドはセットするビット位ｉ！ｎを示す、動作とし
ては、処理ＳＩの如く例えばオペランドｎ　＝　４とし
た場合には、汎用フラグレジスタＬＦＧＲの２４ビット
位ＩＩ（Ｆ４）に゛１″をセット（ライト）する。

第４図は汎用フラグレジスタＬＦＧＲをユーザがビット
単位で任意にクリアするために新たに設けた命令である
。その構造は上記ＳＴＦ命令と同様に、オプコードとオ
ペランド部とから成り、オプコードのＣＬＦはクリア・
フラグを示し、オペランドはクリアするビット位置ｎを
示す０本ＣＬＦ命令の動作は１例えば、処理Ｃ２の如く
オペランドｎ＝４と指定すると、汎用フラグレジスタし
ＦＯＲの２４ビット位置（Ｆ４）をクリア（０をライト
）する。

第５図は汎用フラグレジスタＬＦＧＲの任意のビット位
置の値（Ｉｌｏ）によって分岐するための新たに設けた
命令である。その構造は、オプコード部と第１オペラン
ド部及び第２オペランド部から成り、オブコードは条件
ジャンプ・フラグＪＦ、第１オペランドは参照すべきビ
ット位置ｎ。

第２オペランドは分岐先アドレスＡＤＨを示す。

本ＪＦ命令の動作は、処理ＪＩＩでは、第１オペランド
部で示されたビット位置の値を参照し、その値がｚｌ　
ＯＩＩであれば処理ＪＩ２を実行し、値が１″の時には
処理ＪＩ３を実行する。処理ＪＩ２では、次の命令への
移行処理を行う、また、処理ＪＩ３は、第２オペランド
で示された分岐先アドレスＡＤＨの命令への分岐処理を
行う。

即ち１本発明では、ユーザ開放の汎用フラグレジスタＬ
ＦＧＲをプロセッサ上に設け、更にそれに付随する新た
な命令を付加したことを特徴としている。以下では、こ
れらを用いた従来と同様のフラグリンケージを行う場合
を説明する。

第６図は、第８図で示した各タスクＴ　ｔ　’＝　Ｔ　
ｂにおいて該当する汎用フラグレジスタＬＦＧＲのｎビ
ット位置に′１″をセットする処理ｖ１である。

また、第７図は、第１０図で示したメインルーチンＭＡ
ＩＮのステップＭｌを本発明を用いて実現した場合を示
しており、分岐先アドレスＡ　Ｄ　Ｒｔ−！例えばニー
ではタスクＴ□の先頭アドレス、どなる。

この様に、本発明を用いれば、フラグリンケージ処理を
行うための処理ステップは全て１命令で容易に実現でき
ることが分かる。

また、一般にタスク管理制御を行うための制御情報とな
るリンケージフラグは、そのリード誤りが重大な影響を
与える。従って、外部メモリ上にリンケージフラグを置
いた場合には、例えばパリティエラー監視等を行って、
エラー発生時にはりトライ制御等の複雑なエラーリカバ
リ処理が必要となる。しかし、本発明では上述した様に
、リンケージフラグを内部レジスタに持つため、かへる
複雑なりトライ制御処理が不要となる。

なお１本実施例では示していないが、タスク間のリンケ
ージばかりでなく、タスク内部における状態管理として
も容易に実現、利用できる。

〔発明の効果〕

以上の説明から明らかな如く１本発明によれば、以下の
ような効果が期待される。

（１）外部メモリをアクセスしないため、メモリアドレ
ス管理が不要となり、管理プログラムが簡、素化される
と共に、メモリバスの負荷が軽減される。

（２）メモリの違いによって処理スピードが左右される
ことがない。

（３）内部レジスタを用いるため、処理スピードが速く
、従ってオーバヘッドが最小となる。

（４）レジスタはビット単位で任意にアクセス可能なユ
ーザ開放としているため１例えば管理のためのソフトウ
ェア（命令）体系として、システム／ユーザと区別可能
であり、その体系が整備される等のソフトウェア（命令
）体系が強力なものとなる。

（５）バスエラー等の監視が不要となり、従ってリトラ
イ制御等の処理が不要となる。

【図面の簡単な説明】

第１図は本発明の一実施例のハードウェア構成を示す図
、第２図は本発明による汎用フラグレジスタの構成例を
示す図、第３図乃至第５図は本発明で導入した命令の一
例を示す図、第６図及び第７図は本発明によるフラグリ
ンケージの処理ステップを示す図、第８図は一般的ソフ
トウェア構造を示す図、第９図は従来のリンケージフラ
グを示す図、第１０図は従来のフラグリンケージの処理
ステップを示す図、第１１図は従来のハードウェア構成
を示す図、第１２図及び第１３図は従来のリンケージフ
ラグのセット及び判定の処理ステップを示す図である。１０・・・プロセッサ、　２０・・・プログラムメモリ
、３０・・・データメモリ、　　　ＬＥＧＲ・・・汎用
フラグレジスタ。第１図纂５図第６図　　　　第７図第Ｓ図

Claims

【特許請求の範囲】

（１）少なくとも命令制御機能、演算実行機能、外部メ
モリとのインタフェース機能とを備え、且つプログラミ
ング可能な情報処理装置において、通常の演算専用フラ
グレジスタとは別に、ユーザに開放された任意ビット長
から構成する任意の数の汎用フラグレジスタを内部に設
け、該汎用フラグレジスタ部をビット単位或いは任意の
ビット長単位で任意にアクセスできるようにしたことを
特徴とする情報処理装置。
（２）特許請求の範囲第１項記載の情報処理装置におい
て、前記汎用フラグレジスタのアクセス制御用命令とし
て、ビット単位、或いは任意のビット長単位に、任意デ
ータとの比較判定を行い、その判定結果により分岐する
命令を設けたことを特徴とする情報処理装置。