JPS6128200B2 - - Google Patents
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- Publication number
- JPS6128200B2 JPS6128200B2 JP53093066A JP9306678A JPS6128200B2 JP S6128200 B2 JPS6128200 B2 JP S6128200B2 JP 53093066 A JP53093066 A JP 53093066A JP 9306678 A JP9306678 A JP 9306678A JP S6128200 B2 JPS6128200 B2 JP S6128200B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- coupled
- decoupling circuit
- transistor
- output line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Networks Using Active Elements (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は半導体の構造および回路に関するもの
であり、とくに電荷結合素子ライン・アドレス可
能なランダム・アクセス・メモリ用の減結合回路
に関するものである。
であり、とくに電荷結合素子ライン・アドレス可
能なランダム・アクセス・メモリ用の減結合回路
に関するものである。
電荷結合素子（以下、CCDと記す）の開発に
ついては数多くの論文および技術出版物に述べら
れている。たとえば、雑誌「サイエンテイフイツ
ク・アメリカン（Scientifc American）」1974年
２月号（第230巻第２号）所載のアメリオ
（Gilbert F.Amelio）の「電荷結合素子（Charge
Coupled Devices）」と題する論文、およびセク
イン（Sequin）およびトムセツト（Tompsett）
著「電荷転送素子（Charge Transfer
Devices）」（1975年アカデミツク・プレス
（Academic Press）社発行）を参照されたい。
個々の電荷蓄積素子より成る段を有する長いシフ
トレジスタを作ることはCCD技術において可能
である。そのようなシフトレジスタは面状映像セ
ンサ（area image sensor）、アナログ遅延線ま
たは線走査アレイに使用できる。電荷蓄積素子列
が並列様式に構成され、アドレス指定、情報の書
込み、情報の読出しのために付加回路が設けられ
る場合には、CCD素子のそのような構成を本質
的にランダム・アクセス・メモリとして用いるこ
とができる。
ついては数多くの論文および技術出版物に述べら
れている。たとえば、雑誌「サイエンテイフイツ
ク・アメリカン（Scientifc American）」1974年
２月号（第230巻第２号）所載のアメリオ
（Gilbert F.Amelio）の「電荷結合素子（Charge
Coupled Devices）」と題する論文、およびセク
イン（Sequin）およびトムセツト（Tompsett）
著「電荷転送素子（Charge Transfer
Devices）」（1975年アカデミツク・プレス
（Academic Press）社発行）を参照されたい。
個々の電荷蓄積素子より成る段を有する長いシフ
トレジスタを作ることはCCD技術において可能
である。そのようなシフトレジスタは面状映像セ
ンサ（area image sensor）、アナログ遅延線ま
たは線走査アレイに使用できる。電荷蓄積素子列
が並列様式に構成され、アドレス指定、情報の書
込み、情報の読出しのために付加回路が設けられ
る場合には、CCD素子のそのような構成を本質
的にランダム・アクセス・メモリとして用いるこ
とができる。
ライン・アドレス可能なランダム・アクセス・
メモリ（以下、LARAMと記す）の構成は、アク
セスできるのがCCDのラインであつて個々の情
報ビツトでない点を除きランダム・アクセス・メ
モリの構成に似ている。このような理由から
LARAMはすべてのシフトレジスタ内のすべての
ビツトを真にランダム・アクセスできないが、与
えられたシフトレジスタ内をたとえば５〜10MHz
というような高い周波数でビツトを循環させるこ
とができるから、あるシフトレジスタ内の１つの
素子の実際のアクセス時間をマイクロ秒台にでき
る。実際のアクセス時間はシフトレジスタの長さ
と、素子を転送させるクロツク周波数とに依存す
る。ライン・アドレス可能なランダム・アクセ
ス・メモリについての詳細な説明は米国特許第
4024512号に示される。
メモリ（以下、LARAMと記す）の構成は、アク
セスできるのがCCDのラインであつて個々の情
報ビツトでない点を除きランダム・アクセス・メ
モリの構成に似ている。このような理由から
LARAMはすべてのシフトレジスタ内のすべての
ビツトを真にランダム・アクセスできないが、与
えられたシフトレジスタ内をたとえば５〜10MHz
というような高い周波数でビツトを循環させるこ
とができるから、あるシフトレジスタ内の１つの
素子の実際のアクセス時間をマイクロ秒台にでき
る。実際のアクセス時間はシフトレジスタの長さ
と、素子を転送させるクロツク周波数とに依存す
る。ライン・アドレス可能なランダム・アクセ
ス・メモリについての詳細な説明は米国特許第
4024512号に示される。
従来のLARAMの困難の１つは、共用している
出力ダイオード（Shared output diode）の大き
な容量を、出力信号を論理的１または０として翻
訳するために用いられる比較回路の検出点に対す
る負荷とならないように、減結合することであ
る。従来の比較回路は前記米国特許第4024512号
の添附図面の第６図に示されている。
出力ダイオード（Shared output diode）の大き
な容量を、出力信号を論理的１または０として翻
訳するために用いられる比較回路の検出点に対す
る負荷とならないように、減結合することであ
る。従来の比較回路は前記米国特許第4024512号
の添附図面の第６図に示されている。
CCDの出力電荷を検出するために用いられて
いた従来のやり方は、第３Ａ図に示されている直
接結合と、第３Ｂ図に示されているMOS伝送素
子を介しての結合である。第３Ａ図に示されてい
る出力ダイオードと検出点との間の直接結合の例
では、CCD蓄積素子からの電荷は出力線３０
ａ，３０ｂ，………３０ｎに接続されているシフ
トレジスタ（図示せず）によりトランジスタ３１
のソース、すなわち出力ダイオードへ送られる。
そうすると端子Ｌに電圧シフトとして信号が現わ
れる。CCD出力線の１本に信号が存在すること
に起因する電圧の変化△Ｖは次式で与えられる。
いた従来のやり方は、第３Ａ図に示されている直
接結合と、第３Ｂ図に示されているMOS伝送素
子を介しての結合である。第３Ａ図に示されてい
る出力ダイオードと検出点との間の直接結合の例
では、CCD蓄積素子からの電荷は出力線３０
ａ，３０ｂ，………３０ｎに接続されているシフ
トレジスタ（図示せず）によりトランジスタ３１
のソース、すなわち出力ダイオードへ送られる。
そうすると端子Ｌに電圧シフトとして信号が現わ
れる。CCD出力線の１本に信号が存在すること
に起因する電圧の変化△Ｖは次式で与えられる。
△Ｖ＝Ｑｓｉｇｎａｌ／ＣＬ
ここに、Qsignalは信号電荷、ＣLは端子Ｌにお
ける容量である。ＣLは通常は大きいから（数百
ヘムトフアラド台）、CCD線の１本に存在する電
荷によりひき起される電圧の変化△Ｖは小さい。
この電圧変化△Ｖが小さいということは、CCD
信号の解読を確実に行なうために高感度で、した
がつて従来のものよりも複雑であり、製作数が少
いために高価な比較回路を必要とするから、望ま
しいことではない。
ける容量である。ＣLは通常は大きいから（数百
ヘムトフアラド台）、CCD線の１本に存在する電
荷によりひき起される電圧の変化△Ｖは小さい。
この電圧変化△Ｖが小さいということは、CCD
信号の解読を確実に行なうために高感度で、した
がつて従来のものよりも複雑であり、製作数が少
いために高価な比較回路を必要とするから、望ま
しいことではない。
第３Ｂ図は出力ダイオードから検出点を減結合
するための第２の先行技術を示す。この先行技術
では、共用している出力ダイオード（トランジス
タ３２のソース）と比較回路の検出点SNの間に
MOSトランジスタ３３のソースとドレインを接
続している。トランジスタ３３のゲートは定電圧
源に接続されて、無信号時にトランジスタ３３を
非導通状態にする。端子Ｌに信号電荷が現われる
と、トランジスタ３３が導通状態になつて回路点
SNにQsignalが現われるようにする。理想的な場
合には、CCD信号の存在により生じた電圧の変
化は次式で表すことができる。
するための第２の先行技術を示す。この先行技術
では、共用している出力ダイオード（トランジス
タ３２のソース）と比較回路の検出点SNの間に
MOSトランジスタ３３のソースとドレインを接
続している。トランジスタ３３のゲートは定電圧
源に接続されて、無信号時にトランジスタ３３を
非導通状態にする。端子Ｌに信号電荷が現われる
と、トランジスタ３３が導通状態になつて回路点
SNにQsignalが現われるようにする。理想的な場
合には、CCD信号の存在により生じた電圧の変
化は次式で表すことができる。
△Ｖ＝Ｑｓｉｇｎａｌ／ＣＳＮ
ここに、ＣSNは端子SNにおける容量でＣSN≪
ＣLである。しかし、この回路ではCCDからの信
号の存在の結果として比較回路の検出点における
電圧変化を大きくできるけれど、動作が遅いこと
が欠点である。動作が遅い理由は、MOSトラン
ジスタ３３を、伝達コンダクタンスが非常に小さ
いカツトオフ点のすぐ近くで動作させる必要があ
るからである。
ＣLである。しかし、この回路ではCCDからの信
号の存在の結果として比較回路の検出点における
電圧変化を大きくできるけれど、動作が遅いこと
が欠点である。動作が遅い理由は、MOSトラン
ジスタ３３を、伝達コンダクタンスが非常に小さ
いカツトオフ点のすぐ近くで動作させる必要があ
るからである。
ライン・アドレス可能なランダム・アクセス・
メモリからの一連の出力線の出力ダイオードを比
較回路の検出点から減結合されるための装置は、
一連のバイポーラ・トランジスタと一連のMOS
トランジスタを含む。バイポーラ・トランジスタ
の各ベースはそれぞれの出力ダイオードと対応す
る１つのリセツトMOS素子N1，………Ｎoに接続
され、バイポーラ・トランジスタのコレクタは接
地される。各バイポーラ・トランジスタのエミツ
タは比較回路の検出点へ共に接続される。その検
出点にはMOSデブリーシヨン・モード・トラン
ジスタのソースも接続される。エミツタ・ホロワ
接続のバイポーラ・トランジスタはCCD出力線
に存在する出力信号を、比較回路への共通入力端
子の大きな容量から減結合する。本発明の装置
は、CCDから比較回路へ与えられる電荷を従来
の装置よりも迅速かつ高感度で検出でき、それに
よりLARAMの性能を向上させるものである。そ
の結果として比較回路の検出点において大きな電
圧の変動が生じ、MOS減結合回路よりも高速で
動作する。
メモリからの一連の出力線の出力ダイオードを比
較回路の検出点から減結合されるための装置は、
一連のバイポーラ・トランジスタと一連のMOS
トランジスタを含む。バイポーラ・トランジスタ
の各ベースはそれぞれの出力ダイオードと対応す
る１つのリセツトMOS素子N1，………Ｎoに接続
され、バイポーラ・トランジスタのコレクタは接
地される。各バイポーラ・トランジスタのエミツ
タは比較回路の検出点へ共に接続される。その検
出点にはMOSデブリーシヨン・モード・トラン
ジスタのソースも接続される。エミツタ・ホロワ
接続のバイポーラ・トランジスタはCCD出力線
に存在する出力信号を、比較回路への共通入力端
子の大きな容量から減結合する。本発明の装置
は、CCDから比較回路へ与えられる電荷を従来
の装置よりも迅速かつ高感度で検出でき、それに
よりLARAMの性能を向上させるものである。そ
の結果として比較回路の検出点において大きな電
圧の変動が生じ、MOS減結合回路よりも高速で
動作する。
本発明の回路の別の利点は、それを作るのに、
LARAM自体の製作に必要な工程よりも１工程だ
け別の工程を必要とすることである。その別の工
程とは、バイポーラ・トランジスタのエミツタの
製造工程で、それは通常はイオン打ち込み法また
は拡散法で行なわれる。
LARAM自体の製作に必要な工程よりも１工程だ
け別の工程を必要とすることである。その別の工
程とは、バイポーラ・トランジスタのエミツタの
製造工程で、それは通常はイオン打ち込み法また
は拡散法で行なわれる。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第１図は本発明の減結合回路４０の一実施例を
示す回路図で、LARAM２０の一部と比較回路６
０との間に接続されている様子が示されている。
回路２０と６０は半導体技術の分野で周知のもの
であるから、それらの回路については簡単に説明
することに留める。回路２０はライン・アドレス
可能なランダム・アクセス・メモリからのｎ本の
出力線２１ａ，２１ｂ，２１ｎを含む。ここに、
ｎは任意の整数であるが、通常は16程度である。
各出力線２１ａ，２１ｂ，………２１ｎはたとえ
ば米国特許第4024512号に開示されているシフト
レジスタ列の出力端子に接続される。シフトレジ
スタ列は本質的にランダム・アクセス・メモリと
して使用できる。減結合回路から見て電荷信号入
力線となる出力線２１ａ，２１ｂ，………２１ｎ
はMOSトランジスタ列N1，………Ｎoのそれぞれ
のソースにも接続される。シフトレジスタ列に供
給されるクロツク信号に応じて、MOSトランジ
スタN1，N2，………Ｎoのソースに信号が与えら
れる。それらの信号は検出、増幅などに用いられ
る。回路２０がメモリとして用いられる場合に
は、出力線２１ａ，２１ｂ，………２１ｎに現わ
れる信号を論理的な０または１に変える必要があ
る。各信号を０または１へ変えることは比較回路
６０により行なわれる。この比較回路６０は少く
とも２個のMOSトランジスタ６２，６３を含
む。トランジスタ６２を流れる電流は減結合回路
の共通出力線となる入力線６１に信号が存在する
か否かにより変調される。CCDレジスタの出力
端子とトランジスタN1，………Ｎoのソースと
を、比較回路６０の入力端子に接続されている線
６１から減結合させるために、第１図に示す回路
４０が設けられる。
示す回路図で、LARAM２０の一部と比較回路６
０との間に接続されている様子が示されている。
回路２０と６０は半導体技術の分野で周知のもの
であるから、それらの回路については簡単に説明
することに留める。回路２０はライン・アドレス
可能なランダム・アクセス・メモリからのｎ本の
出力線２１ａ，２１ｂ，２１ｎを含む。ここに、
ｎは任意の整数であるが、通常は16程度である。
各出力線２１ａ，２１ｂ，………２１ｎはたとえ
ば米国特許第4024512号に開示されているシフト
レジスタ列の出力端子に接続される。シフトレジ
スタ列は本質的にランダム・アクセス・メモリと
して使用できる。減結合回路から見て電荷信号入
力線となる出力線２１ａ，２１ｂ，………２１ｎ
はMOSトランジスタ列N1，………Ｎoのそれぞれ
のソースにも接続される。シフトレジスタ列に供
給されるクロツク信号に応じて、MOSトランジ
スタN1，N2，………Ｎoのソースに信号が与えら
れる。それらの信号は検出、増幅などに用いられ
る。回路２０がメモリとして用いられる場合に
は、出力線２１ａ，２１ｂ，………２１ｎに現わ
れる信号を論理的な０または１に変える必要があ
る。各信号を０または１へ変えることは比較回路
６０により行なわれる。この比較回路６０は少く
とも２個のMOSトランジスタ６２，６３を含
む。トランジスタ６２を流れる電流は減結合回路
の共通出力線となる入力線６１に信号が存在する
か否かにより変調される。CCDレジスタの出力
端子とトランジスタN1，………Ｎoのソースと
を、比較回路６０の入力端子に接続されている線
６１から減結合させるために、第１図に示す回路
４０が設けられる。
回路４０は一連のバイポーラ・トランジスタ
Q1，Q2，………Ｑoと、一連のMOSトランジスタ
N1，N2，………Ｎoとを含む。回路２０からの線
２１ａ，２１ｂ，………２１ｎは減結合回路４０
の入力線４１ａ，４１ｂ，………４１ｎに接続さ
れ、それらの入力線４１ａ，４１ｂ，………４１
ｎはバイポーラ・トランジスタQ1，Q2，………
Ｑoのベースに接続される。垂直PNPバイポー
ラ・トランジスタがトランジスタQ1，Q2，……
…Ｑoとして特に適当であることが見出されてい
るが、水平形バイポーラ・トランジスタその他の
種類のバイポーラ・トランジスタも使用できる。
バイポーラ・トランジスタのエミツタは比較回路
６０の入力線６１に共通に接続される。入力線６
１はMOSトランジスタ６３のソース６３Ｓに接
続される。MOSトランジスタ６３のゲート６３
Ｇへはクロツク信号φが与えられ、ドレイン６３
Ｄは電圧ＶDDを与える電圧源に接続される。通常
は、クロツク信号φは回路２０のトランジスタ
N1，N2，………Ｎoのゲートに与えられるクロツ
ク信号と同じである。また、MOSトランジスタ
６３のドレイン６３Ｄへ与えられるバイアス電圧
は、トランジスタN1，N2，………Ｎoのドレイン
に与えられるバイアス電圧と通常は同じである。
Q1，Q2，………Ｑoと、一連のMOSトランジスタ
N1，N2，………Ｎoとを含む。回路２０からの線
２１ａ，２１ｂ，………２１ｎは減結合回路４０
の入力線４１ａ，４１ｂ，………４１ｎに接続さ
れ、それらの入力線４１ａ，４１ｂ，………４１
ｎはバイポーラ・トランジスタQ1，Q2，………
Ｑoのベースに接続される。垂直PNPバイポー
ラ・トランジスタがトランジスタQ1，Q2，……
…Ｑoとして特に適当であることが見出されてい
るが、水平形バイポーラ・トランジスタその他の
種類のバイポーラ・トランジスタも使用できる。
バイポーラ・トランジスタのエミツタは比較回路
６０の入力線６１に共通に接続される。入力線６
１はMOSトランジスタ６３のソース６３Ｓに接
続される。MOSトランジスタ６３のゲート６３
Ｇへはクロツク信号φが与えられ、ドレイン６３
Ｄは電圧ＶDDを与える電圧源に接続される。通常
は、クロツク信号φは回路２０のトランジスタ
N1，N2，………Ｎoのゲートに与えられるクロツ
ク信号と同じである。また、MOSトランジスタ
６３のドレイン６３Ｄへ与えられるバイアス電圧
は、トランジスタN1，N2，………Ｎoのドレイン
に与えられるバイアス電圧と通常は同じである。
次に動作を説明する。信号φが高レベル、すな
わち電圧ＶDDとほぼ同じレベルの時には、トラン
ジスタQ1，Q2，………ＱoのベースはMOSトラン
ジスタN1，N2，………Ｎoにより電圧ＶDDまで充
電される。トランジスタN1，N2，………Ｎoは通
常はデプリーシヨン・モード・ｎチヤネル・
MOSトランジスタであるが、その他のトランジ
スタも用いることができる。トランジスタQ1，
………ＱoのベースがＶDDまで充電されるのと同
時に、比較回路６０に入力線６１も類似のMOS
トランジスタ６３により同じ電圧レベルまで充電
される。
わち電圧ＶDDとほぼ同じレベルの時には、トラン
ジスタQ1，Q2，………ＱoのベースはMOSトラン
ジスタN1，N2，………Ｎoにより電圧ＶDDまで充
電される。トランジスタN1，N2，………Ｎoは通
常はデプリーシヨン・モード・ｎチヤネル・
MOSトランジスタであるが、その他のトランジ
スタも用いることができる。トランジスタQ1，
………ＱoのベースがＶDDまで充電されるのと同
時に、比較回路６０に入力線６１も類似のMOS
トランジスタ６３により同じ電圧レベルまで充電
される。
信号φが低レベル（通常は０ボルト）になる
と、トランジスタN1，N2，………Ｎoのゲート・
ソース間容量ＣOによつて、そのベース電圧はＶD
Ｄ（１−ＣO／ＣB）まで低下する。ここに、ＣBは
ベース容量である。同様に、比較回路６０の入力
線６１への入力もＶDDからＶDD（１−C′O／Ｃ
L）に低下する。ここに、C′Oはトランジスタ６
３のゲート・ソース間容量、ＣLは比較回路６０
の入力容量である。しかし、実際には、この入力
容量ＣLはベース容量ＣBよりも大きいから、ベー
ス電圧はトランジスタQ1，Q2，………Ｑoの共通
エミツタ電圧よりも大きく降下する。使用する回
路素子を適切に選択することにより、クロツク信
号φが低レベルになるのに応じて導通状態を開始
するようにトランジスタQ1，………Ｑoを作るこ
とができる。したがつて、線２１ａ，２１ｂ，…
……２１ｎに接続されているCCDレジスタの１
つから電荷が出ると、そのトランジスタのベース
電圧は一層低くなり、共通のエミツタはそのベー
スに追従する。
と、トランジスタN1，N2，………Ｎoのゲート・
ソース間容量ＣOによつて、そのベース電圧はＶD
Ｄ（１−ＣO／ＣB）まで低下する。ここに、ＣBは
ベース容量である。同様に、比較回路６０の入力
線６１への入力もＶDDからＶDD（１−C′O／Ｃ
L）に低下する。ここに、C′Oはトランジスタ６
３のゲート・ソース間容量、ＣLは比較回路６０
の入力容量である。しかし、実際には、この入力
容量ＣLはベース容量ＣBよりも大きいから、ベー
ス電圧はトランジスタQ1，Q2，………Ｑoの共通
エミツタ電圧よりも大きく降下する。使用する回
路素子を適切に選択することにより、クロツク信
号φが低レベルになるのに応じて導通状態を開始
するようにトランジスタQ1，………Ｑoを作るこ
とができる。したがつて、線２１ａ，２１ｂ，…
……２１ｎに接続されているCCDレジスタの１
つから電荷が出ると、そのトランジスタのベース
電圧は一層低くなり、共通のエミツタはそのベー
スに追従する。
トランジスタQ1，………Ｑoのβを
β≧ＣＬ／ＣＢ
で与えられる基準を満足するようにすることによ
り、１つのとくに適当な設計を行なうことができ
る。
り、１つのとくに適当な設計を行なうことができ
る。
トランジスタQ1，………Ｑoが前記基準に適合
する限りは、それらのトランジスタは良く整合す
る必要はないが、全てのチヤンネルのオーバーラ
ツプ容量とベース容量との比は良く一致せねばな
らない。
する限りは、それらのトランジスタは良く整合す
る必要はないが、全てのチヤンネルのオーバーラ
ツプ容量とベース容量との比は良く一致せねばな
らない。
更に、トランジスタN1，………Ｎoのゲートと
ソースとの間に結合される電荷の量を、CCD回
路からの与えられた信号中の存在する電荷の量よ
り少ないが、その量に等しくすることが望まし
い。この基準により種々のチヤンネルの間で比Ｃ
O／ＣBを一致させる重要性が非常に小さくなる。
また、トランジスタQ1，………Ｑoのエミツタと
ベースの間に順バイアスを維持するために、比Ｃ
O／ＣLをできるだけ小さくすべきである。更に、
回路の動作速度が維持され、トランジスタには妥
当なβだけが要求されるから、ＣLは小さいこと
が望ましい。
ソースとの間に結合される電荷の量を、CCD回
路からの与えられた信号中の存在する電荷の量よ
り少ないが、その量に等しくすることが望まし
い。この基準により種々のチヤンネルの間で比Ｃ
O／ＣBを一致させる重要性が非常に小さくなる。
また、トランジスタQ1，………Ｑoのエミツタと
ベースの間に順バイアスを維持するために、比Ｃ
O／ＣLをできるだけ小さくすべきである。更に、
回路の動作速度が維持され、トランジスタには妥
当なβだけが要求されるから、ＣLは小さいこと
が望ましい。
回路４０は比較器の検出点である入力線６１に
おいて、電圧を数ボルト変化させることができ、
それにより出力線２１ａ，………２１ｎに出る電
荷バケツトの検出が大幅に簡単となる。また、回
路４０は非常に高速で動作し、その設定時間は20
ナノ秒以下である。
おいて、電圧を数ボルト変化させることができ、
それにより出力線２１ａ，………２１ｎに出る電
荷バケツトの検出が大幅に簡単となる。また、回
路４０は非常に高速で動作し、その設定時間は20
ナノ秒以下である。
第２図は第１図のCCD２０からの１本の出力
線、たとえば出力線２１ｂ、に対する基積回路の
簡略化した横断面を示す。第２図に示す集積回路
は基板５０（通常はｐ形シリコン）と、絶縁層５
１（通常は二酸化シリコン）を含む。基板中に
は、トランジスタQ2のベースQ2Bおよびトランジ
スタN2のソースN2Sとして機能する第１のＮ形領
域５３が形成される。第２のＮ形領域５９はトラ
ンジスタN2のドレインとして機能する。入力端
子ＶOGは電極５６に接続され、入力端子φは電極
５５とN2Gに接続される。電圧ＶDDはＮ形領域５
９へ与えられる。
線、たとえば出力線２１ｂ、に対する基積回路の
簡略化した横断面を示す。第２図に示す集積回路
は基板５０（通常はｐ形シリコン）と、絶縁層５
１（通常は二酸化シリコン）を含む。基板中に
は、トランジスタQ2のベースQ2Bおよびトランジ
スタN2のソースN2Sとして機能する第１のＮ形領
域５３が形成される。第２のＮ形領域５９はトラ
ンジスタN2のドレインとして機能する。入力端
子ＶOGは電極５６に接続され、入力端子φは電極
５５とN2Gに接続される。電圧ＶDDはＮ形領域５
９へ与えられる。
第２図に示す構造は通常の半導体素子製造技術
に従つて作ることができる。その製造工程の一例
を次に示す。
に従つて作ることができる。その製造工程の一例
を次に示す。
(1) ｐ形基板５０を酸化して二酸化シリコン層５
１（図示せず）を作る。
１（図示せず）を作る。
(2) 多結晶シリコン電極５５，５６，５２を作
る。
る。
(3) 基板５０をマスクして、その表面５７のうち
ドレインN2DとベースQ2B（およびソース
N2S）用のｎ形領域を作る領域から二酸化シリ
コンを除去して、酸化物領域５１ａ，５１ｂ，
５１ｃを残す。
ドレインN2DとベースQ2B（およびソース
N2S）用のｎ形領域を作る領域から二酸化シリ
コンを除去して、酸化物領域５１ａ，５１ｂ，
５１ｃを残す。
(4) 拡散または注入により基板５０の中へｎ形不
純物を入れてドレインおよびベース領域５３を
作る。
純物を入れてドレインおよびベース領域５３を
作る。
(5) 表面５７に酸化物領域５１を作る。
(6) マスクして、エミツタQ2Eのためのｐ形領域
が望ましい場所から酸化物層５１を除去する。
が望ましい場所から酸化物層５１を除去する。
(7) 工程(5)であけられた窓を通じて基板５０の中
へｐ形不純物５８を拡散または注入で入れる。
へｐ形不純物５８を拡散または注入で入れる。
(8) マスクし、たとえばＶDDのためのオーミツク
な接点が望ましい部分から酸化物層５１を除去
する（必要があれば）。
な接点が望ましい部分から酸化物層５１を除去
する（必要があれば）。
(9) エミツタQ2EとドレインQ2Dのためのオーミ
ツクな接点５４ａ，５４ｂを作る。
ツクな接点５４ａ，５４ｂを作る。
キヤリヤ（この場合には電子）のベース寿命が
長いことは望ましいことであるから、トランジス
タQ1，………Ｑoのベースの幅は0.5ミクロン程度
でなくてはならず、しかも不純物濃度は高くては
ならない。ベース不純物濃度は1017cm-3が適当で
あることが見出されている。以上説明した方法に
より、エミツタ・ベース間容量が充電された後の
実効ベース容量を10fF台とすることができる。
長いことは望ましいことであるから、トランジス
タQ1，………Ｑoのベースの幅は0.5ミクロン程度
でなくてはならず、しかも不純物濃度は高くては
ならない。ベース不純物濃度は1017cm-3が適当で
あることが見出されている。以上説明した方法に
より、エミツタ・ベース間容量が充電された後の
実効ベース容量を10fF台とすることができる。
第２図に示す導電形と材料はもちろん変えるこ
とができる。とくに、逆の導電形を利用でき、か
つ同等の機能を有する材料を使用できる。更に、
各種の半導体構造を用いて回路４０の構造を作る
と有利なことがある。たとえば、ある用途では、
以上説明した垂直形構造でなくて水平形構造を用
いてトランジスタQ1，………Ｑoを作ると有利で
ある。
とができる。とくに、逆の導電形を利用でき、か
つ同等の機能を有する材料を使用できる。更に、
各種の半導体構造を用いて回路４０の構造を作る
と有利なことがある。たとえば、ある用途では、
以上説明した垂直形構造でなくて水平形構造を用
いてトランジスタQ1，………Ｑoを作ると有利で
ある。
第１図は本発明の一実施例の回路図、第２図は
本発明に従つて作られた集積回路の横断面図、第
３Ａ図は出力ダイオードが比較回路に直結される
従来のLARAM減結合回路の一例の回路図、第３
Ｂ図は出力ダイオードがMOS素子を介して比較
回路へ接続される従来の減結合回路の一例の回路
図である。 ２０……LARAM、２１ａ，………２１ｎ……
出力線、４０……減結合回路、Q1，………Ｑo…
…トランジスタ。
本発明に従つて作られた集積回路の横断面図、第
３Ａ図は出力ダイオードが比較回路に直結される
従来のLARAM減結合回路の一例の回路図、第３
Ｂ図は出力ダイオードがMOS素子を介して比較
回路へ接続される従来の減結合回路の一例の回路
図である。 ２０……LARAM、２１ａ，………２１ｎ……
出力線、４０……減結合回路、Q1，………Ｑo…
…トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数の電荷信号入力線２１ａ，２１ｂ………
…２１ｎを有し、これら電荷信号入力線のうち選
択された１つを共通出力線６１に結合させるとと
もに残りの電荷信号入力線から共通出力線６１を
減結合させる複数の結合トランジスタQ1，Q2…
……Ｑoを有する減結合回路であつて、 複数の結合トランジスタQ1，Q2………Ｑoはベ
ースとエミツタおよびコレクタをそれぞれ有する
バイポーラ・トランジスタであり、これらバイポ
ーラ・トランジスタそれぞれにおいてそのベース
は前記電荷信号入力線の何れか異なる１つに結合
されるとともにそのエミツタは共通出力線６１に
結合され、かつ前記バイポーラ・トランジスタの
コレクタは共通接続されており、 複数の結合トランジスタQ1，Q2………Ｑoに結
合される複数のMOSトランジスタN1，N2………
…Ｎoにして、それらのソースそれぞれ前記バイ
ポーラ・トランジスタの何れか異なる１つのベー
スに結合され、それらのゲートはリセツト信号φ
を受けるように結合され、それらのドレインは電
圧源ＶDDに結合されている複数のMOSトランジ
スタN1，N2…………Ｎoが設けられ、 別のMOSトランジスタ６３にして、そのソー
ス６３Sが共通出力線６１に結合され、そのゲー
ト６３Gがリセツト信号φを受けるように結合さ
れ、そのドレインが電圧源ＶDDに結合されている
MOSトランジスタ６３が設けられ ていることを特徴とする減結合回路。 ２ 特許請求の範囲第１項記載の減結合回路であ
つて、前記バイポーラ・トランジスタのいずれか
のベースに結合されたソースをもつ複数のMOS
トランジスタN1，N2…………Ｎoはすべてデプリ
ーシヨン・モード・ｎチヤネル・MOSトランジ
スタであることを特徴とする減結合回路。 ３ 特許請求の範囲第１項記載の減結合回路であ
つて、共通出力線６１に結合された負荷の容量を
バイポーラ・トランジスタのベース容量で除した
比以上の電流利得を、バイポーラ・トランジスタ
Q1，Q2…………Ｑoのそれぞれが有することを特
徴とする減結合回路。 ４ 特許請求の範囲第１項記載の減結合回路であ
つて、共通出力線６１に結合されたソース６３S
をもつ前記別のMOSトランジスタ６３はデプリ
ーシヨン・モード・ｎチヤネル・MOSトランジ
スタであることを特徴とする減結合回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/840,871 US4139787A (en) | 1977-10-11 | 1977-10-11 | Line-addressable random-access memory decoupling apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5455345A JPS5455345A (en) | 1979-05-02 |
| JPS6128200B2 true JPS6128200B2 (ja) | 1986-06-28 |
Family
ID=25283438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9306678A Granted JPS5455345A (en) | 1977-10-11 | 1978-07-29 | Decoupling circuit for decoupling comparator from signal applied to plural output lines |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4139787A (ja) |
| JP (1) | JPS5455345A (ja) |
| CA (1) | CA1125914A (ja) |
| DE (1) | DE2841590C2 (ja) |
| FR (1) | FR2406282A1 (ja) |
| GB (1) | GB2005941B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4237390A (en) * | 1978-09-28 | 1980-12-02 | National Semiconductor Corporation | Switching comparator |
| US4773071A (en) * | 1986-10-02 | 1988-09-20 | Grumman Aerospace Corporation | Memory for storing response patterns in an automatic testing instrument |
| KR100430973B1 (ko) * | 1995-06-09 | 2004-09-10 | 지멘스 악티엔게젤샤프트 | 2개의전기값을비교하기위한회로 |
| US6705995B1 (en) * | 2002-10-04 | 2004-03-16 | Koninklijke Philips Electronics N.V. | Method and apparatus for 1D array ultrasound probe |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3597626A (en) * | 1969-04-01 | 1971-08-03 | Bell Telephone Labor Inc | Threshold logic gate |
| JPS5125697B1 (ja) * | 1969-11-15 | 1976-08-02 | ||
| US3663887A (en) * | 1970-08-14 | 1972-05-16 | Rca Corp | Memory sense amplifier inherently tolerant of large input disturbances |
| US3714465A (en) * | 1972-01-14 | 1973-01-30 | D Skrenes | Analog decision circuit |
| GB1441925A (en) * | 1972-09-25 | 1976-07-07 | Rca Corp | Charge transfer decoders |
| US3819953A (en) * | 1972-11-22 | 1974-06-25 | Gen Electric | Differential bucket-brigade circuit |
| US3904977A (en) * | 1973-10-05 | 1975-09-09 | Ibm | Multiplexing switch with wide bandpass characteristics and high isolation impedance between inputs |
| NL180712C (nl) * | 1974-09-28 | 1987-04-01 | Philips Nv | Weerstandsleesversterker. |
| US3983413A (en) * | 1975-05-02 | 1976-09-28 | Fairchild Camera And Instrument Corporation | Balanced differential capacitively decoupled charge sensor |
| US4024512A (en) * | 1975-06-16 | 1977-05-17 | Fairchild Camera And Instrument Corporation | Line-addressable random-access memory |
| US4084256A (en) * | 1976-12-16 | 1978-04-11 | General Electric Company | Sampled data analog multiplier apparatus |
-
1977
- 1977-10-11 US US05/840,871 patent/US4139787A/en not_active Expired - Lifetime
-
1978
- 1978-06-26 CA CA306,191A patent/CA1125914A/en not_active Expired
- 1978-07-07 GB GB7829226A patent/GB2005941B/en not_active Expired
- 1978-07-29 JP JP9306678A patent/JPS5455345A/ja active Granted
- 1978-09-25 DE DE2841590A patent/DE2841590C2/de not_active Expired
- 1978-10-09 FR FR7828775A patent/FR2406282A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2406282A1 (fr) | 1979-05-11 |
| GB2005941A (en) | 1979-04-25 |
| DE2841590A1 (de) | 1979-04-19 |
| DE2841590C2 (de) | 1982-10-21 |
| CA1125914A (en) | 1982-06-15 |
| JPS5455345A (en) | 1979-05-02 |
| FR2406282B1 (ja) | 1983-10-28 |
| US4139787A (en) | 1979-02-13 |
| GB2005941B (en) | 1982-03-24 |
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