JPS61276421A - トランジスタタ−ンオフ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はトランジスタスイッチ回路に関するも　−ので
、とくにスイッチングトランジスタのターンオフタイム
を短縮させるようにした回路に係わるものである。

［従来の技術１ トランジスタのスイッチ回路における動作効率が、個々
のトランジスタの各スイッチ状態間における立上りおよ
び立下り時間に関係するものであることは、つとに認識
されているところである。

この立上り、立下りを高速とすることにより、回路がス
イッチ動作を行ない、電力の消費値が最大となる時間が
短縮される。トランジスタはその実用上の要件として、
そのスイッチ動作周波数を最大とすることが要求されて
おり、このため、高速化ソリッドステート回路を開発す
る努力が依然として続けられている。

バイポーラトランジスタの場合、その立下り時間すなわ
ちターンオフタイムは、多くの場合そのターンオンタイ
ム即ち立上り時間よりも長く、そのためトランジスタの
ターンオフタイムを短縮することには、格段の留意が払
われている。大出力構成としたパワートランジスタは、
一般に回路中において消費電力の大きな素子の最たるも
のである。これはベース・コレクタ間接合の容量を大き
くすることにより、ベースに加えられた駆動電流がオフ
となった後しばらくの間、該トランジスタをオン状態に
保持するのに充分な電荷を貯えるようにしたことによる
ものである。ソリッドステート構成のデバイスを製作す
る場合、該デバイス構造に少量の金を拡散させてホール
と電子の再結合を促進することにより、ベース電荷が消
失する時間を短縮するようにすることは、通常行なわれ
ているところである。

さらに、トランジスタのターンオフタイムについては、
そのベースに抵抗を接続することによって、過剰のベー
ス電荷をこの抵抗を介して接地にリークさせることによ
り、当該トランジスタのターンオフタイムを低減させる
ようにすることも、よく知られているところである。こ
のような方法はターンオフタイムを短縮するものではあ
るが、回路の入力インピーダンスを低下させることとも
なって、入力回路からの電流供給を大きくすることが必
要となる。

ターンオフタイムをさらに改善するため、トランジスタ
のベース駆動電流を逆方向とすることにより、そのベー
ス・コレクタ間接合から容量電荷を引き出すようにした
アクティブ回路が開発されている。この場合、ベース駆
動電流を逆方向とするひとつの方法としては、パワート
ランジスタのベースに補助トランジスタを接続して、こ
の補助トランジスタを当該トランジスタの入力駆動源に
対して容量結合さＵるようにする方法がある。この方法
においては、パワートランジスタに対する駆動信号が取
り除かれると、上記補助トランジスタが瞬時的にオンと
なって、上記パワートランジスタからベース電荷を引き
出す。こうした方法は、ＤＣ１ｆ流を持久させる必要が
ないものではあるが、当該デバイスの製作時に容量成分
を形成するのに大きな基板スペースを必要とする。しか
も、上記補助トランジスタを所定時間オン状態に保持す
る時定数を生成するのには、タイミング用のキャパシタ
および抵抗の値を設定する条件が苛酷である。

パワートランジスタのベース電荷を引き出すもうひとつ
の方法は、上記同様、該パワートランジスタのベースに
補助トランジスタを接続しておき、この補助トランジス
タを入力信号に対してＤＣ結合させ、当該パワートラン
ジスタがオフ状態にあるときには、常に導通状態となる
ようにする方法である。この種の回路はベース電荷を完
全に引き出す効果があり、また基板スペースをはと／ｖ
ど必要としないが、当該パワートランジスタがオンとな
ることが可能となるのに先立って回路を非動作状態とし
なければならないために、回路全体のレスポンスを低下
させることとなる。

［発明が解決しようとする問題点］ かくてバイポーラ半導体デバイスに関しては、そのター
ンオフタイムをさらに改善し、これまで用いられてきた
上記方法の短所を克服するような回路が必要とされてい
た。

さらにトランジスタターンオフ回路については、これが
瞬時動作をする限りにおいではＡＣ結合型ターンオフ回
路の利点を保有しつつも、入力に対してはＤＣ結合し、
しかもその際必要なりＣ電流を微小とするようにしたト
ランジスタターンオフ回路が必要とされていた。

また、高速でスイッチ動作を行なう際の動作効率を高く
したトランジスタターンオフ回路に対する副次的な要望
もあった。

［発明の目的］ かくて、本発明は、従来技術に関し存在した問題点を実
質上なくし、又は低減するトランジスタターンオフ回路
を提供するものである。

また、本発明は、入力信号に対してはＤＣ結合するが、
オン状態は所定の時間しか保持しないようにしたトラン
ジスタターンオフ回路を提供することをもって、その主
たる特徴とするものである。

さらに本発明は、入力信号の第１および第２のＤＣレベ
ルへの遷移に応答して、それぞれパワー　　′トランジ
スタに逆方向ベース駆動電流を印加し、しかる模この逆
方向ベース駆動電流を取り除くようにした信号応答素子
を設けたトランジスタターンオフ回路を提供することを
もって、その第２の特徴とするものである。

本発明はさらに、トランジスタおよびダイオード、抵抗
等の素子からなり、集積基板上に形成することが容易で
、しかも該基板上に占めるスペースを極めて小さくなる
ようにしたトランジスタターンオフ回路を提供すること
をもって、その第３の特徴とするものである。

本発明はさらに、ターンオフ回路が動作状態となる時間
を回路の抵抗値の関数とすることとして、該回路の抵抗
値を適宜低減させることにより、前記従来の方法にくら
べて高周波スイッチ動作時における動作効率を向上させ
ることができるという副次的な特徴をも有するものであ
る。

前述のように、本発明は主としてトランジスタスイッチ
デバイスにおけるターンオフタイムの短縮に関するもの
であり、トランジスタ構成のパワーデバイスに用いた場
合にもっとも効を奏するものであるが、もとより本発明
はこのような用途に限定されるものではない。例えば、
本発明によるトランジスタターンオフ回路は、これをシ
フトレジスタおよびカウンタからなる高速フリップフロ
ップ回路とともに使用することにより、その動作効率を
高めるようにすることもできる。また本発明は、これを
ＮＰＮ型の半導体デバイスに用いた場合にとくに好適な
ものではあるが、本発明の基本思想は、その他の形式の
半導体装置にこれを適用した場合にも、同等の効果を発
揮するものである。

［問題点を解決しようとするための手段］このような目
的を達成すべく本発明は、入力源により駆動されるトラ
ンジスタを有するトランジスタスイッチ回路において、
前記入力源とｇｌＮする信号に応答して前記トランジス
タを導通させる電流とは逆方向の電流により該トランジ
スタを瞬時的に逆方向駆動する手段と、該手段をＤＣｉ
ｌ路を介して前記トランジスタスイッチ回路に接続する
００手段とを備えたことを特徴とするトランジスタター
ンオフ回路を提供するものである。

［実施例］ 次に図示の実施例中、破線枠外に示した従来の回路構成
につき説明する。この回路は、−例として論理インバー
タ回路として構成したものである。

図示の破線枠外の回路において、入力トランジスタＱ１
は位相分割動作を行なうように配しであるトランジスタ
であり、ゲート入力１８における低レベルの論理信号に
応答して、ダーリントン接続のトランジスタ対Ｑ２．Ｑ
３を駆動することにより、高レベルの論理信号をゲート
出力１０に生成する。他方、ゲート入力１８に高レベル
の論理信号が現われた場合には、上記入力トランジスタ
Ｑ１は出力トランジスタＱ４を駆動してゲート出力１０
に論理低レベルを生成する。２Ｌ記の出力トランジスタ
Ｑ２ないしＱ４は、通常のトーテムポール型出力回路を
構成することにより、負荷に対して電流による活性化お
よび非活性化を司るものである。なお、上記したトラン
ジスタＱ１．Ｑ３゜Ｑ４、および後述するトランジスタ
Ｑ５．Ｑ６は回始動作を高速化するため、そのベース・
コレクタ接合がショットキクランプ接合となるように、
これを製作しであるものとするが、これは必ずしも必須
の要件ではない。

以下、さらに具体的に説明すると、上記入力トランジス
タＱ１のベースを前記ゲート入力１８に接続することに
より、論理インバータを構成する。

この入力トランジスタＱ１のコレクタは回路ノード１６
に接続され、この回路ノードを介して前記ダーリントン
トランジスタのベースに接続すれる。

ざらに前記入力トランジスタＱ１のエミッタは、出力ト
ランジスタＱ４のベースに接続される。他方、前記ダー
リントントランジスタＱ３のベースは前記回路ノード１
６に接続され、内部負荷抵抗２４を介して正の電源電圧
Ｖｃｃに接続されている。ざらに前記ダーリントントラ
ンジスタＱ２゜Ｑ３の各コレクタも、この正の電源電圧
Ｖｃｃに接続されている。前記出力トランジスタＱ４の
エミッタは接地され、そのベース抵抗２６も該出力トラ
ンジスタＱ４のベースから接地されている。

上記トーテムポール構造は、前記ダーリントントランジ
スタＱ２のエミッタが出力トランジスタＱ４のコレクタ
に接続されることにより完全なものとなり、またこの接
続構成によりゲート出力１０を形成する。

上述のように構成した回路は、基本的な論理インバータ
機能を有するものである。本発明においては、このよう
な論理インバータ回路において、破線枠の内側に示すよ
うなトランジスタターンオフ回路１２を付設することに
より、前記出力トランジスタＱ４のターンオフタイムを
改善することとしたものである。すなわち、このトラン
ジスタターンオフ回路１２は、ターンオフトランジスタ
Ｑ５のベース３０をトランジスタＱ６のコレクタ２８に
接続し、これらのトランジスタＱ５．Ｑ８のエミッタを
いずれも接地する。該ターンオフトランジスタＱ５のベ
ースはショットキダイオード３２のカソード側にも接続
し、このダイオード３２のアノード側を抵抗４４の一端
に接続する。かくて上記ショットキダイオード３２の接
合と該抵抗４４とにより、回路ノード３６を形成する。

この抵抗４４の他端は、これを抵抗４２の一端に接続す
る。さらにトランジスタＱ６のベースを抵抗４０を介し
て接地するとともに、ＰＮ接合ダイオード３４のカソー
ド側にも接続する。このダイオード３４のアノード側は
、これを前記抵抗４２゜４４の接続により形成された回
路ノード３８に接続する。

本発明によるトランジスタターンオフ回路１２はさらに
、前記回路ノード１６に接続した抵抗４２の他端からな
る入力１４を有する。かくてこのトランジスタターンオ
フ回路人力１４は、ゲート入力１８に対応する信号に対
して、該信号が入力トランジスタ１８により反転される
とはいえ、ＤＣ結合することとなる。また前記ターンオ
フトランジスタＱ５のコレクタにより、トランジスタタ
ーンオフ回路１２の出力２０を構成し、この出力２０を
前記出力トランジスタＱ４のベース２２に接続する。前
述のように、この出力トランジスタＱ４は、そのターン
オフタイムを低減させるのが望まれるデバイスである。

次に上記構成になる回路の動作につき説明する。

まずゲート入力１８に論理高レベルが現れると、入力ト
ランジスタＱ１がオンとなって内部負荷抵抗２４を介し
て電流を供給することにより、出力トランジスタＱ４を
駆動してこれを導通させる。

このトランジスタＱ４がオン状態にあるときは、該トラ
ンジスタはゲート出力１０を介してゲートの外部負荷（
図示せず）からコレクタ電流を引き出す。この場合、該
出力トランジスタＱ４はそのコレクタ・エミッタ間電圧
を充分低い値とするように、該トランジスタを駆動する
のが望ましく、このため、そのベース駆動電流が過剰で
あっても該トランジスタＱ４のコレクタ電流が増加する
こととはならず、前述したようにそのコレクタ・ベース
間に生成されるベース電荷が過剰となる結果となる。

他方、ゲート入力１８に論理低レベルが現われた場合に
は、出力トランジスタＱ４−のベースに対する駆動電流
が取り除かれて、電源電流が内部負荷抵抗２４を流れて
前記ダーリントン接続トランジスタＱ２．０３対をオン
とする。かくてトランジスタＱ２が導通すると、該トラ
ンジスタＱ２のコレクタ電流がゲート出力１０を流れて
、論理高レベルが該ゲート１０の外部負荷に印加される
こととなる。

上記出力トランジスタＱ４がオフ状態にあるときは、そ
のベース・コレクタ接合における過剰電荷により、その
駆動電流が取り除かれた後も所定期間にわたって、該ト
ランジスタを導通状態に保持する。いま仮にこの出力ト
ランジスタＱ４の導通状態が、駆動電流が取り除かれた
後も充分長い期間にわたって持続するものとすると、そ
の導通時間が前記ダーリントントランジスタＱ２の導通
時間とオーバーラツプする可能性があり、その場合には
、出力トランジスタＱ２．Ｑ４が同時に導通状態にある
こととなって、電源Ｖｃｃから接地に短期間の電流スパ
イクが発生することがある。

この電流スパイクは回路に損傷を与えるほど長期間に及
ぶものではないが、これによる電力の損失はスイツヂ周
波数が高い場合には相当なものとなる。

前記ベース抵抗２６は出力トランジスタＱ４のベース２
２と接地との間に接続されているもので、これにより出
力トランジスタＱ４におけるベース上の電荷を一部とり
除くことが容易となる。このベース抵抗２６の抵抗値に
ついては、これが小さいほど該ベース電荷を排出する効
果が大きくなるため、何らかの妥協が必要となる。ただ
しその場合には、該抵抗値により入力トランジスタＱ１
に対する負荷係数が大きくなる結果となる。

上に述べたような事情に鑑みて、本発明においてはトラ
ンジスタターンオフ回路１２を例えば図示のゲートに付
設することにより、前記出力トランジスタＱ４のターン
オフタイムを短縮するようにしたのである。このトラン
ジスタターンオフ回路１２の動作についてさらに説明す
ると、ターンオフトランジスタＱ５を設けることにより
、これが導通状態にあるときは、出力トランジスタの０
４のベースに加えられる駆動電流を逆方向としてそのベ
ース電荷を取り除き、該トランジスタＱ４を強制的かつ
すみやかに非導通状態とするのである。また、このター
ンオフトランジスタＱ５のベース３０にはトランジスタ
Ｑ６のコレクタ２８を接続することにより、トランジス
タＱ６の導通時にはこのトランジスタによってターンオ
フトランジスタＱ５を強制的に非導通状態として、出力
トランジスタＱ４のベースに加えられている逆方向電流
を取り除くようにする。

かくて入力トランジスタＱ１が導通状態となると、出力
トランジスタＱ４のベースに駆動電流が印加され、また
ターンオフトランジスタＱ５が導通状態となると、出力
トランジスタから電流が引き出されて、該出力トランジ
スタのベースが「逆方向に」駆動されることとなるので
ある。

本発明の重要な特徴は、ゲート入力１８が論理高レベル
に遷移したｍ間中は、前記ターンオフトランジスタＱ５
を導通状態として、前記出力トランジスタＱ４のベース
２２を逆方向電流により駆動し、その後、トランジスタ
Ｑ６が導通してトランジスタＱ５をオンとすることによ
り、該出力トランジスタＱ４のベース２２に加えられて
いる逆方向電流を取り除くように、トランジスタターン
オフ回路１２を構成したことにある。従ってトランジス
タＱ５．Ｑ６は、これらトランジスタが両画あいまって
出力トランジスタＱ４のベースに瞬時的な逆方向駆動電
流を印加し、これに引き続いて該出力１−ランジスタＱ
４が入力トランジスタ９１により、順方向に駆動される
態勢となるようにするはだらぎをするものである。

上記トランジスタＱ５．Ｑ６が導通するタイミング上の
関係は、前記回路ノード１６における電圧が立ち上り遷
移する際に、２種類のＤＣレベルを通過するものである
ため、この電圧により決定されることとなる。なおゲー
ト入力１８における立下り遷移により、前記回路ノード
１６には立ち上り遷移が起こることとなる。このために
は、上記ダイオード３２．３４により構成されるデュア
ルスレショルド回路を設け、これらのダイオードの順方
向バイアス電圧レベルを相異なる値として、ターンオフ
回路１２のトランジスタＱ５．Ｑ６のベースにそれぞれ
接続する。この場合とくに、ダイオード３２はこれをシ
ョットキ型のダイオードとして、その順方向バイアス電
圧を約０．６ボルト等とするとともに、ダイオード３４
はこれを通常のＰＮ接合型のダイオードとして、その順
方向バイアス電圧を約０．８ボルト等とする。

上記のような構成とすることにより、前記ターンオフト
ランジスタＱ５は、前記回路ノード３６における電圧が
ダイオニド３２の順方向バイアス電圧とトランジスタＱ
５のベース・エミッタ接合間電圧との和と等しくなった
とき、すなわち０．６Ｖ＋０．８Ｖ＝１．４Ｖとなった
ときに導通することとなる。他方、前記トランジスタＱ
６は前記回路ノード３８における電圧がダイオード３４
の順方向バイアス電圧とトランジスタＱ６のベース番エ
ミッタ接合間電圧との和と等しくなったとき、すなわち
ｏ、８Ｖ＋０．８Ｖ＝１．６Ｖとなったときに導通する
こととなる。従って出力トランジスタＱ４がオフ状態に
あるときは、回路ノード１６における電圧が低電圧レベ
ルから高電圧レベルに上昇するのにともなって、該電圧
がまず回路ノード３６が１．４■となるレベルを通過し
て、ターンオフトランジスタＱ５を導通させ、出力トラ
ンジスタＱ４のベースに逆方向駆動電流を印加する。し
かる後、回路ノード３６が１．６■となるレベルを回路
ノード１６の電圧が通過すると、トランジスタＱ６が導
通してターンオフトランジスタＱ５を強制的に非導通状
態とすることにより、出力トランジスタＱ４のベースか
ら前記逆方向駆動電流を取り除くのである。

上記記載より明らかなように、本発明によるトランジス
タターンオフ回路１２は、他の基本回路素子にＤＣ接続
されているものではあるが、出力トランジスタＱ４に対
して瞬時的な逆方向ベース駆動電流を加えるものである
。入力トランジスタＱ１、ひいては回路ノード１６にお
ける通常の立下り遷移はきわめて短いものであるため、
そのような立下り時間内で前記トランジスタＱ５．Ｑ６
が導通となる順序が逆となることはない。言い換えれば
、ゲート入力１８における論理レベルが低レベルから高
レベルに遷移したとき、その結果として回路ノード１６
で起こる高レベルから低レベルへの遷移によってトラン
ジスタＱ５が導通状態となりうろことは、抵抗４０の抵
抗値が充分な値であるかぎり、まったくない。また出力
トランジスタＱ４にベース電荷が蓄えられるのと同じ理
由により、トランジスタＱ６にもその導通時にベース電
荷が蓄えられる。かくて上記抵抗４０の値が充分大きい
こととなって、トランジスタＱ６０ベース電荷が接地に
逃げる低抵抗電流通路は存在しないこととなり、前記回
路ノード１６における抵抗の立下り遷移期間中は、トラ
ンジスタＱ６を一貫して導通状態に保持するのである。

なお、アクチブなターンオフ回路一般の例にもれず、補
助トランジスタ、すなわち上述の実施例におけるターン
オフトランジスタＱ５は、入力トランジスタ９１の導通
時にはこれを必ず非導通としておくことが必要である。

これを怠った場合には、入力トランジスタ９１のエミッ
タ電流がターンオフトランジスタＱ５に流れて、出力ト
ランジスタＱ４のベースに供給される電流がなくなるこ
ととなるからである。前述のように、回路ノード１６に
おける抵抗の立下り遷移時には、この立下り時間が立上
り時間よりも一般に１桁小さいために、ターンオフトラ
ンジスタＱ５が瞬時的に導通状態となることはない。こ
うした理由により、前記抵抗４０の値はこれを充分大き
な値に選定しておくことにより、トランジスタＱ６への
ベース電流が急速に消失してしまうことのないようにす
るのである。

実際の使Ｉ′１１時には、集積回路に用いる典型的な電
源電圧に対して、前記抵抗４０の抵抗値はこれを２５キ
ロオームとすれば充分であり、これにより前記回路ノー
ド１６において論理高レベルから論理低レベルに遷移す
る期間中は、ターンオフトランジスタＱ５を非導通状態
に保持することが可能となる。しかも、該抵抗４０の値
をこのように選定することにより、回路のＤＣ電流の漏
洩弁も最小限となる。他方、前記抵抗４２の値は、トラ
ンジスタターンオフ回路１２に供給される電流が小さく
、にもかかわらず前記ダイ薯−ド３２，３４間に分割さ
れる初期電流値が充分でその分割電流の一部によってト
ランジスタＱ６がオンとなるように、上記抵抗値を設定
しておく。なお上記抵抗４２．４４の値はこれをそれぞ
れ１０キロオーム、１キロオームに対応するように選定
しておくことにより、トランジスタターンオフ回路１２
がきわめて効果的かつ効率よく動作することが可能とな
る。

スレショルドを決定する素子、すなわち前記ダイオード
３２．３４は、それぞれショットキ型およびＰＮ接合型
ダイオードであるとしてきたが、その他の形式のスレシ
ョルド応答デバイスを使用しても同等の効果が得られる
。たとえば、前記ダイオード３４の代りには、降伏電圧
が約０．８ボルトないしそれ以上の特別のデバイスを用
いることも可能である。ざらに、上述のものとは異なっ
たスレショルド値をもつようなダイオードを選定して用
いることにより、ターンオフトランジスタＱ５が導通状
態に保持される時間を変更することもできる。このよう
に各種の変形が可能であるということは、本発明を用い
た回路を製作する工程を変更して、逆方向ベース駆動ｆ
ｆ１ＦＥを印加する時間を電子回路全体の全般的な動作
速度の関数とすることが可能となるため、とくに好都合
である。

上述のようにして構成した回路に対して行なった分析の
結果、前記内部負荷抵抗２４の値を３．４キロオームと
した場合、１０メガヘルツ以上のスイッチング周波数に
おける上記回路の動作特性は、従来知られているアクチ
ブターンオフ回路よりもはるかに効率が高いことが判明
した。しかもこの高い動作効率は、抵抗２４の値を低減
させることにより、さらに向上きせることができるが、
ただしこの場合は回路のＤＣ電流を大きくしなければな
らないという犠牲を払わなければならない。

［発明の効果］ 以上述べたように、本発明は入力回路に対してＤＣ結合
しつつ、なおかつ瞬時的な逆方向ベース駆動電流を印加
することにより、出力トランジスタからベース電荷を引
き出すようにしたトランジスタターンオフ回路を提供す
るものである。このトランジスタターンオフ回路はまた
、２種類の電圧レベルに応答するもので、まず立上り電
圧の第１の電圧レベルに応答して、逆方向ベース駆動電
流を該出力トランジスタに印加する。ついでこの立上り
電圧が第２の電圧レベルを通過する際に、当該出力トラ
ンジスタに対する逆方向ベース駆動電流を取り除く。

すなわち本発明においては、第１のＤＣレベルに応答し
て出力トランジスタＱ４のベースに逆方向駆動電流を印
加した後、第２のＤＣレベルに応答して該逆方向ベース
駆動電流を取り除くようにＤＣ結合トランジスタターン
オフ回路１２を構成し、上記出力トランジスタＱ４のベ
ース２２にターンオフトランジスタＱ５を接続して、こ
れに前記逆方向ベース駆動電流を印加し、このターンオ
フトランジスタＱ５に他のトランジスタＱ６を接続して
それぞれ互いに相異なる順方向電圧降下特性をもった一
対のダイオード３２．３４を前記ターンオフ回路のトラ
ンジスタＱ５．Ｑ６の各ベースと回路の入力ノード１６
との間に接続し、このノード１６における入力電圧の立
上りエツジ（前縁）が前記第１のＤＣレベルに達したと
きには、第１のダイオード３２を導通させてターンオフ
トランジスタＱ５を活性化して、前記出力トランジスタ
Ｑ４のベース２２を逆方向に駆動し、さらに前記回路ノ
ード１６の立上り電圧が前記第２のＤＣレベルに達した
ときには、第２のダイオード３４を導通させて前記ター
ンオフトランジスタＱ５をオフとして該出力トランジス
タＱ４の逆方向ベース駆動電流を取り除くようにしたも
のである。

また本発明によるトランジスタターンオフ回路は、きわ
めて低い持続ＤＣ電流を用いるものであり、このため、
回路全体の消費電力に悪影響を及ぼすことはないという
効果がある。

以上の説明に関連してさらに以下の項を開示する。

（１）　　入力源により駆動されるトランジスタを有す
るトランジスタスイッチ回路において、前記入力源とＩ
ＩＩ達する信号に応答して前記トランジスタを導通させ
る電流とは逆方向の電流により該トランジスタを瞬時的
に逆方向駆動する手段と、 該駆動手段をＤＣ電路を介して前記トランジスタスイッ
チ回路に接続するＤＣ手段とを備えたことを特徴とする
トランジスタターンオフ回路。

（２）　　前記駆動手段は前記信号と関連する第１の所
定のＤＣレベルに応答して前記トランジスタを逆方向に
駆動するような手段とした第１項記載のトランジスタス
イッチ回路。

（３）　　前記駆動手段はさらに、前記信号とｇＱａｔ
。

かつ前記第１の所定のＤＣレベルとは異なる第２の所定
のＤＣレベルに応答して前記トランジスタを逆方向に駆
動するような手段とした第２項記載のトランジスタスイ
ッチ回路。

（４）　　前記駆動手段は第１のトランジスタとこの第
１のトランジスタと関連する第１のダイオードを含み、
゛これら・第１のトランジスタおよび第１のダイオード
が前記第１の所定のＤＣレベルに応答して前記トランジ
スタを逆方向に駆動するような手段とした第１項記載の
トランジスタスイッチ回路。

（５）　　前記駆動手段は第２のトランジスタとこの第
２のトランジスタと関連する第２のダイオードを含み、
これら第２のトランジスタおよび第２のダイオードが第
２の所定のＤＣレベルに応答して、前記第１のトランジ
スタにより前記逆方向ベース駆動電流を取り除かせるよ
うな手段とした第４項記載のトランジスタスイッチ回路
。

（６）　　ｔｒＪ記第１のダイオードおよび第２のダイ
オードはそれぞれ、前記第１および第２の所定のＤＣレ
ベルに応答して、まず前記第１のトランジスタにより前
記トランジスタを逆方向に駆動させ、ついで前記第２の
トランジスタにより該逆方向ベース駆動電流を取り除か
せるようにしたスレショルド手段を有するようにした第
４項記載の１〜ランジスタスイッチ回路。

（７）　　前記ダイオードの一方はこれをＰＮ接合ダ゛
イオードとするとともに、その他方のダイオードはこれ
をショットキダイオードとした第６項記載のトランジス
タスイッチ回路。

（８）　　出力トランジスタとともに用いるＤＣ電圧応
答ターンオフ回路において、 第１のＤＣレベルに応答して前記出力トランジスタのベ
ースに逆方向駆動電流を印加する第１のトランジスタ手
段と、 第２のＤＣレベルに応答して前記逆方向ベース駆動電流
を取り除くようにした第２のトランジスタ手段からなる
ことを特徴とするトランジスタターンオフ回路。

（９）　　′＃Ｊ記手投手段えてざらに、前記第１のト
ランジスタ手段を活性化させた後に前記第２のトランジ
スタ手段を活性化させる手段を有するようにした第８４
記載の１−ランジスタターンオフ回路。

（１０）前記駆動手段に加えてさらに、前記第２のＤＣ
レベルが前記第１のＤＣレベルを越えたときには前記第
１のトランジスタ手段により前記出力トランジスタに対
する前記逆方向ベース駆動を阻止する手段を有するよう
にした第９項記載のトランジスタターンオフ回路。

（１１）出力トランジスタとともに用いるＤＣ電圧レベ
ル応答瞬時ターンオフ回路において、前記出力トランジ
スタのコレクタを接続した第１のトランジスタと、 前記第１の１−ランジスタのベースコレクタを接続する
とともに、前記第１のトランジスタのエミッタにエミッ
タを接続させた第２のトランジスタと、 前記第１のトランジスタのベースに接続し、第１のＤＣ
レベルに応答して前記第１のトランジスタを活性化する
ことにより前記出力トランジスタのベースに逆方向駆動
電流を印加する第１のスレショルド手段と、 前記第２のトランジスタのベースに接続し、前記第１の
ＤＣレベルとは異なる第２のＤＣレベルに応答して、前
記第１のトランジスタの活性化に引き続いて前記第２の
トランジスタを活性化することにより前記出力トランジ
スタのベースに加えられている前記逆方向駆！１３電流
を取り除くようにした第２のスレショルド手段からなる
ことを特徴とするトランジスタターンオフ回路。

（１２）前記第１のスレショルド手段は導通時に所定の
電圧をその両端間に生成する第１のダイオードを有し、
前記第２のスレショルド手段は導通時に所定の電圧をそ
の両端間に生成する第２のダイオードを有するようにし
、前記第２のダイオードの所定の電圧はこれを前記第１
のダイオードの所定の電圧よりも高電圧とした第１１項
記載のトランジスタターンオフ回路。

（１３）前記第１のダイオードはこれをショットキ型の
ダイオードとしてそのカソードを前記第１のトランジス
タのベースに接続するとともに、前記第２のダイオード
はこれをＰＮ接合型のダイオードとしてそのカソードを
前記第２のトランジスタのベースに接続した第１２項記
載のトランジスタターンオフ回路。

（１４）前記手段に加えてさらに、前記第２のトランジ
スタのベース・エミッタ間に抵抗を接続した第１３項記
載のトランジスタターンオフ回路。

以上本発明の実施例につき各種記載してきたが、本発明
によるトランジスタターンオフ回路は、これら実施例に
対して適宜追加ないし変更、たとえばＰＮＰ型トランジ
スタを用いることとする等を各種の変更を行なって実施
してもよいことはいうまでもない。

【図面の簡単な説明】

図は本発明の実施例を示す回路図である。 １０・・・出力ゲート、 １２・・・トランジスタターンオフ回路、１６．３６・
・・回路ノード、 １８・・・入力ゲート、 ２４．２６．４０．４２．４４・・・抵抗、３２．３４
・・・ダイオード、 Ｑｌ−Ｑ６・・・ＮＰＮトランジスタ。

Claims (1)

1. 【特許請求の範囲】 入力源により駆動されるトランジスタを有するトランジ
   スタスイッチ回路において、 前記入力源と関連する信号に応答して前記トランジスタ
   を導通させる電流とは逆方向の電流により該トランジス
   タを瞬時的に逆方向駆動する手段と、 該手段をＤＣ電路を介して前記トランジスタスイッチ回
   路に接続するＤＣ手段とを備えたことを特徴とするトラ
   ンジスタターンオフ回路。