JPS61267851A - 信号ラインにおける衝突回避方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 水元用は一般にコンピュータシステムに関するもので、
とくに信号ライン上における過渡的な衝突現象を防止す
る方式に係わるものである。

［従来の技術］ ディジタルシステムにおいては、複数の一方向バスや信
号ラインに代えて単一の双方向バスや信号ラインを用い
るようになってきており、これにより相互接続上の複雑
さを糧力抑えるようにしている。この場合、単一の双方
向信号ラインを駆動する出力バッファは、一時にイネー
ブル状態とじつるバッファがただ１個であるため、それ
ら出力バッファの制御がより複雑なものとなる。こうし
た制御を行なわない場合には、複数のバッファが同時に
イネーブル状態となってそれらのバッファ間で衝突が起
こることとなり、そのために誤ったデータが信号ライン
に出力されたり、あるいは電力の損失が過大となったり
する結果となる。このようなパスライン上で衝突が発生
する問題は、論理設計やプロミラミングの方式を正しく
行なうことによって解決されるものである。

上記のような双方向パスや信号ラインを用いたディジタ
ルシステムに附随するもうひとつの問題は、あるバッフ
ァがディスエーブル状態とされ、かつ他のバッファがイ
ネーブル状態とされたときに、過渡的な衝突現象が発生
することであり、短期間、両方のバッファがイネーブル
状態となる。

また、あるバッファが論理１の信号電圧を出力中で他方
が論理０信＠電圧を出力中の場合には、短時間ではある
が電力の損失量が過大となる。このような状態は、相異
なるプロセッサの出力バッファにおけるイネーブル時間
およびディスエーブル時間が異なる結果として招来され
る現象である。

上述のような過渡現象の問題は、システムのクロック周
波数が低い場合にはその影響が比較的軽微なものである
ため、従来は概ね無視されてきた。

バスに過渡的な衝突の起る頻度は双方向信号ラインが伝
送方向を代える回数の関数であり、クロック周波数が増
加すれば過渡的衝突の発生する問題もそれだけ深刻なも
のとなる。

［発明の目的］ 故に本発明の目的は、上述のような過渡的衝突現象の発
生を解消する装置ならびに方式を提供することにある。

［問題点を解決しようとするための手段］このような目
的を達成すべく本発明においては、信号ラインに接続し
た複数のデバイスの出力バッファを、システムのクロッ
クサイクルの一部に相当する期間中はすべてこれを高イ
ンピーダンス状態とするようにする。このようにするこ
とにより、上記りＯツクサイクルの選択された一部に相
当する期間中は、個々のデバイスがすべて信号ラインか
ら効果的に切り離されることとなる。典型的には、ある
デバイスが動作状態にあるときにはシステムクロックが
ある値又は他の値となっている期間、たとえばシステム
クロックが高レベルまたは低レベルとなっている期間中
は、他のデバイスのバッファはすべてこれをディスエー
ブル状態とする。この場合、該システムクロックはこれ
を直接制御回路に供給して、出力バッファのイネーブル
やディスエーブル動作を行なわせるようにするようにし
てもよい。かくすることにより、動作状態にあるバッフ
ァは他の出力バッファがイネーブルとされる前に高イン
ピーダンス状態に復帰することとなる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。第１図
に示す信号処理システム１０は、信号ライン１２上にお
ける衝突の問題を説明すべく例示したもので、この信号
ライン１２はアドレスラインであっても、データライン
であっても、あるいは上記システム１０に使用するその
他適宜の信号ラインであってもよい。またこの信号ライ
ンはここではただ１本のみ用いるものとして図示しであ
るが、以下説明する本発明の要旨は、一般に複数本の信
号ライン、典型的には２の累乗個のライン群に対して適
用されるものである。

さらに図示のプロセッサ１は、上記信号ライン１２に出
力される信号を生成する適宜のデバイスによりこれを構
成するもので、たとえば中央処理装置（ＣＰＬＪ）や、
特定の処理回路やメモリその他、パスにデータを出力す
る適宜のデバイスによりこれを構成する。また同じく図
示のプロセッサ２は、例えば上記のプロセッサ１とは異
種のプロセッサであり、さらに図示以外にも多数のプロ
セッサを各種設けて、これらを上記信号ライン１２に接
続することとしてもよい。

このように多数のプロセッサないしデバイスを単一の信
号ライン１２に接続するためには、それらデバイスの各
々がトライステートの（三状態）出力バッファ１４をそ
れぞれそなえている必要があり、ある時点で特定のデバ
イスから信号ライン１２にデータの送出が行なわれてい
ない期間中は、この出力バッファ１４によりライン１２
を高インピーダンス状態とする。この出力バッファ１４
の高インピーダンス状態により、ある特定のデバイスな
いしプロセッサが信号ライン１２に対してデータを供給
中であると想定されるとき以外は、各プロセッサが該ラ
イン１２から事実上切り離されるという効果が得られ、
これによって互いに相客れない信号がライン１２に出力
されて、その結果信号ライン１２（ＬＩＮＥ＞が不確定
な状態となることが避けられる。

さらに上記プロセッサ１が論理１の信号を、またプロセ
ッサ２が論理Ｏの信号をそれぞれ信号ライン１２に出力
中は、きわめて大きな電力損失が生ずることがありうる
。

上記信号ライン１２における信号の衝突を回避するため
には、各プロセッサ内部でイネーブル信号ＥＮ１．ＥＮ
２を生成して、当該プロセッサがライン１２を支配中の
ときに限ってそのプロセッサの出力バッファをイネーブ
ル状態とするように、各出力バッファを制御する。ちな
みに図示のプロセッサ１では、イネーブル信号ＥＮ１が
低レベルの場合は出力信号０ＵＴ１は高インピーダンス
状態となり、イネーブル信号ＥＮ１が高レベルの場合は
出力信号０ＵＴ１は入力ＤＡＴＡＩにひとしくなる。同
様に、図示のプロセッサ２ではイネーブル信号ＥＮ２が
低レベルの場合は出力信号（ｌＩＴ２は高インピーダン
ス状態となり、イネーブル信号ＥＮ２が高レベルの場合
は出力信号０ＵＴ２は入力ＤＡＴＡ２にひとしくなる。

しかしながら、上述のようにしてもなお、クロック信号
ＧＫが過渡状態にある時点の近傍において、信号ライン
１２上で衝突の発生することがありうる。これはクロッ
クレートが高くなるほど問題となって、システムの電力
損失量が増大する結果となる。次に、第１図に示したシ
ステム１０に用いるタイミングチャートの一例を第２図
に示して、上記のような現象がいかにして発生するかを
説明することとする。図中ＣＫはシステムのワイドクロ
ックを示すもので、そのデユーティサイクルは５０％で
ある。また説明の都合上、前記プロセッサ１．２はそれ
ぞれ交互にバスを支配して第２図に示すような出力信号
０ＬＩＴ１．０ＵＴ２を生成するものとする。かくて、
まず最初のクロックサイクルでは、イネーブル信号ＥＮ
１が高レベルとなってプロセッサ１が信号ライン１２を
支配する。ついでプロセッサ１の論理回路に起因する遅
延時間Ｔ１の経過後、該プロセッサ１の出力０ｔＪＴ１
が高インピーダンス状態から論理０の状態に変化する。

このときシステムの信号ライン１２（ＬＩＮＥ）は、上
記出力０ＬＪＴＩと同じ状態にある。なお当該システム
は通常のごとく、クロックＧＫが立ち上る過渡期間中は
ライン１２上のデータは有効状態で保持されるものとす
る。

第２のクロックサイクルではプロセッサ２が信号ライン
１２を支配する。そのためにはイネーブル信号ＥＮＩが
低レベルとなり、イネーブル信号ＥＮ２が高レベルとな
る。この場合、内部ゲートにおける遅延時間があるため
、イネーブル信号ＥＮＩが低レベルとなることにより生
ずる遅延時間Ｔ２の経過後にはじめて、出力０ＵＴＩは
高インピーダンス状態に復帰する。他方、プロセッサ２
におけるイネーブル信号ＥＮ２が立ち上り始めてから若
干の遅延時間後、該プロセッサの出力０ＵＴ２がイネー
ブル状態となって高インピーダンス状態から入力ＤＡＴ
Ａ２により定まる論理状態に移行する。この論理状態は
第２図では仮に論理１状態として例示しである。こ０と
き図示の遅延時間Ｔ３がＴ２よりも小さければ、信号ラ
イン１２（ＬＩＮＥ）は論理１状態に駆動されるととも
に論理Ｏ状態にも駆動されることとなり、その結果衝突
が発生してこの状態が時間Ｔ５にわたって続くこととな
る。この時ｆｉ！Ｔ５の期間中は、プロセッサ１．２１
１に大電流が流れることがありうるため、上記出力バッ
ファ１４に損傷を来すことがあるほか、システムの電力
損失量が増大することともなる。

次の第３のクロックサイクルでは、プロセッサ１が再度
信号ライン１２を支配することとなる。

この状態は、第２図においてイネーブル信号ＥＮ１が高
レベルとなることにより示しである。

このときイネーブル信号ＥＮ２は低レベルとなる。

かくてプロセッサ１においては、再び遅延時間Ｔ１の経
過後、出力０ＵＴ１が高インピーダンス出力状態から有
効な信号レベル、すなわちこの場合は論理１状態に移行
する。他方プロセッサ２においては、ある遅延時間Ｔ４
の経過後、出力０ｔＪＴ２が高インピーダンス出力状態
に復帰する。

このとき信号ライン１２はすでに論理１状態となつてい
るため、信号間で衝突の起こることはない。

ついで第４のりＯツクサイクルの開始時点において、イ
ネーブル信＠ＥＮ１が低レベルに、イネーブル信号ＥＮ
２が高レベルになって、プロセッサ２が再度信号ライン
１２を支配する。かくてこの場合も遅延時間Ｔ３がＴ２
よりも小さければ、信号間の衝突が発生して、この状態
が時間Ｔ５にわたって続くこととなる。この場合衝突状
態が発生するのは、出力０ＬＪＴ２はライン１２を論理
Ｏ状態に駆動しようとするのに対して、出力０ＵＴＩの
方は論理１状態に復帰しようとすることによるものであ
る。いったん出力０ｔＪＴ１が高インピーダンス状態に
復帰すると、該ライン１２は出力０ＵＴ２．と同じ状態
となる。

第２図に示した上記遅延時間Ｔ１．Ｔ２．Ｔ３゜Ｔ４の
時間長さは、図示を明確にするためこれを誇張して示し
である。とはいえこの第２図から、クロック周波数がき
わめて高くなったときにはこれら遅延時間が重要なファ
クターとなってくることがわかる。その結果、比例して
相当の回数で衝突状態が発生し、システムの電力損失量
も増大することとなる。

以下第３図を参照して、上述のような衝突現象を回避す
る方式について説明する。この方式は、クロックＣＫが
低レベルであるときに限って前記出力バッファ１４をイ
ネーブル状態とすることをもって、その骨子とするもの
である。これを実現するためのひとつの方法は、上記り
ＯツクＯＫをバッファ１５、インバータ１８およびＡＮ
Ｄゲート２ｏに供給して、これらにより前記イネーブル
信号ＥＮ１．ＥＮ２を出力させることである。なお、こ
のＡＮＤゲート２０のその他の入力は、イネーブル信号
ＥＮ１．ＥＮ２を駆動するのに用いられる通常の信号で
ある。

次に第４図を参照して、上記のような構成とすることに
よってライン１２上における衝突現象を回避しつる所以
を説明する。この第４図に示す遅延時間ＴＩ、Ｔ２．Ｔ
３．Ｔ４は、第２図で説明したと同様の関係をもってイ
ネーブル信号ＥＮ１゜ＥＮ２の状態変化と、出力バッフ
ァ１４の状態変化との間で発生するものである。

まず最初のクロックサイクルでは、当該サイクルの後半
の期間中にイネーブル信号ＥＮ１が高レベルとなる。遅
延時間Ｔ１の経過後、出力０ｔＪＴ１が入力ＤＡＴＡ１
の値に従って低レベルとなる。ついで第２のクロックサ
イクルの開始時には、遅延時間Ｔ２の経過後、イネーブ
ル信号ＥＮＩが低レベルとなって出力バッファ１４を駆
動して出力０ＵＴＩを高インピーダンス状態とする。他
方イネーブル信号ＥＮ２は、その後クロックＣＫが低レ
ベルとなると高レベルとなる。また出力０ＵＴ２は遅延
時間Ｔ３の経′Ａ後、高レベルとなる。なお信号ライン
１２は、出力０ＵＴ１により高インピーダンス状態に移
行する時点と出力０ＵＴ２により信号レベルに移行する
時点との間の休止期間ＴＯ中は、高出力インピーダンス
状態に保持される。

ついで第３のクロックサイクルの開始時には遅延時間Ｔ
４の経過後、イネーブル信号ＥＮ２が低レベルとなって
出力０ＵＴ２を高インピーダンス状態に駆動する。他方
イネーブル信号ＥＮ１は、その後クロックＧＫが低レベ
ルとなると再び高レベルとなって、プロセッサ１が信号
ライン１２を支配する。また出力０ＬＪＴ１は遅延時間
Ｔ１の経過後、高インピーダンス状態、すなわちこの場
合は論理１状態となる。かくて信号ライン１２には、当
該クロックサイクルにおいても休止期間ＴＤが現われる
。

さらに第４のクロックサイクルの開始時には遅延時間Ｔ
２の経過後、イネーブル信号ＥＮ１が低レベルとなって
、出力０ＬＪＴ１を再び高インピーダンス状態に駆動す
る。他方イネーブル信号ＥＮ２が立ち上りを開始してか
ら遅延時間Ｔ３の経過後、出力０ＵＴ２は、高インピー
ダンス状態から有効な信号レベル、すなわちこの場合は
低レベルとなる。かくて信号ライン１２には、当該クロ
ックサイクルの中間時に休止期間ＴＤが現われる。

上記休止ｔｅ１ｍＴＤは信号ライン１２の各有効信号状
態間で現われ、この状態がバッファとして作用すること
により、当該信号ライン１２上における衝突の発生が未
然に防止されることとなる。なおこの場合、前記クロッ
クＣＫはそのデユーティサイクルが５０％であるものと
して第２図および第４図に示したが、本発明による方式
に用いるクロックＣＫのデユーティサイクルはこれを５
０％以外の値とすることも可能である。すなわち、たと
えば高インピーダンス状態に復帰する際の遅延時間Ｔ２
．７４が図示の時間長さよりも相対的に大きい場合には
、デユーティサイクルが５０％以上のクロック信号を使
用することにより、動作状態の出力バッファ１４が確実
に他のプロセッサで有効なイネーブル信号が生成された
後で、高インピーダンス出力状態に復帰しうるようにす
ることが必要な場合もある。同様に、高インピーダンス
状態から有効信号レベルに移行する際の遅延時間Ｔ１．
Ｔ３が上記遅延時ｆｉｌＴ１．Ｔ４よりも長イ場合には
、クロックのデユーティサイクルを５０％以下とするこ
とが必要なこともありうる。

［発明の効果］ 以上に述べたように、本発明による信号処理システム１
ｏは信号ライン１２上で過渡的な衝突が発生するのを未
然に防止するようにしたものであって、共通のクロック
信号ＧＫが所定の値を取ったときには１ｌｌｔ１１回路
２０により出力バッファ１４をすべてディスエーブル状
態とし、当該信号ライン１２に出力された信号間に休止
状態を設定してすべての出力バッファ１４をディスエー
ブル状態とするようにしたもので、双方向信号ライン上
で過渡的な信号の衝突が発生するのを防止することがで
き、このような過渡的な衝突によりシステム内の電力損
失が高レベルとなったり、あるいはとくにクロックレー
トが高い場合に該衝突により各種の障害が発生するのが
回避され、該信号ラインに接続された出力バッファに損
傷が生ずるのを防ぐことができるという効果がある。

以上の説明に関連して、さらに以下の項を開示する。

（１）　　少なくとも１本の信号ラインを有する信号処
理システムにおいて、 ディジタル信号を生成するための第１および第２の信号
生成手段と、 これら第１および第２の信号生成手段をそれぞれを前記
信号ラインに接続し、それ自体が高インピーダンス出力
状態となることが可能の第１および第２のバッファ手段
と、 クロック信号を生成するための手段と、これら第１およ
び第２のバッファ手段とそれぞれ接続され、前記クロッ
ク信号が所定の値となったときに該バッファ手段を強制
的に高インピーダンス出力状態とするための第１および
第２のυ制御手段とからなることを特徴とする信号処理
システム。

（り　前記第１および第２の制御手段はさらに、該制御
手段にディスエーブル信号が与えられたときにも前記バ
ッファ手段を強制的に高インピーダンス出力状態とする
ようにした第１項記載の信号処理システム。

（３）　　少なくとも１本の信号ラインを有する信号処
理システムにおいて、 クロック信号を生成するための手段と、ディジタル信号
を生成するための第１および第２の信号生成手段と、 前記クロック信号が所定の値となったときにこれら第１
および第２の信号生成手段をそれぞれ前記信号ラインか
ら切り離すようにした第１および第２の制御手段とから
なることを特徴とする信号処理システム。

以上本発明の実施例につき記載してきたが、本発明によ
る装置および方式は、この実施例に対して適宜追加ない
し変更を行なって実施してもよいことはいうまでもない
。

【図面の簡単な説明】

第１図は２つの信号処理デバイスを単一の信号ラインに
接続してなる信号処理システムを示すブロック図、第２
図は第１図に示す信号処理システムの動作を示すタイム
チャート図、第３図は２つの信号処理デバイスを単一の
信号ラインに接続しかつ該信号ラインに衝突が発生しな
いようにした手段を付加してなる本発明による信号処理
システムを示すブロック図、第４図は第３図に示す信号
処理システムの動作を示すタイムチャート図である。 １．２・・・プロセッサ、 １０・・・・信号処理システム、 １２・・・・信号ライン、 １４、’１６・・バッファ、 １８・・・・・インバータ、 ２０・・・・・ＡＮＤゲート。

Claims (1)

1. 【特許請求の範囲】 少なくとも１本の信号ラインを有する信号処理システム
   において、 ディジタル信号を生成するための第１および第２の信号
   生成手段と、 これら第１および第２の信号生成手段をそれぞれを前記
   信号ラインに接続し、それ自体が高インピーダンス状態
   となることが可能の第１および第２のバッファ手段と、 クロック信号を生成するための手段と、 これら第１および第２のバッファ手段とそれぞれ接続さ
   れ、前記クロック信号が所定の値となつたときに該バッ
   ファ手段を高インピーダンス状態とするための第１およ
   び第２の制御手段とからなることを特徴とする信号処理
   システム。