JPS6125656U - 関数発生回路 - Google Patents

関数発生回路

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Publication number
JPS6125656U
JPS6125656U JP10637784U JP10637784U JPS6125656U JP S6125656 U JPS6125656 U JP S6125656U JP 10637784 U JP10637784 U JP 10637784U JP 10637784 U JP10637784 U JP 10637784U JP S6125656 U JPS6125656 U JP S6125656U
Authority
JP
Japan
Prior art keywords
resistor
input terminal
operational amplifier
inverting
generation circuit
Prior art date
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Pending
Application number
JP10637784U
Other languages
English (en)
Inventor
靖博 荒井
伸次 萩原
Original Assignee
富士電機株式会社
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Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to JP10637784U priority Critical patent/JPS6125656U/ja
Publication of JPS6125656U publication Critical patent/JPS6125656U/ja
Pending legal-status Critical Current

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  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示す回路図、第２図は第１
図に示した実施例の動作特性を示す説明図、第３図は従
来の関数発生回路を示す回路図、第４図は第３図に示し
た従来の回路の動作特性を示す説明図、である。 符号説明、ＯＰ， ＯＰ １， ＯＰ２・・開演算増幅
器（コンパレータ）、ＤＩ，Ｄ２・・・・・・ダイオー
ド、Ｖ１，ｖ２・・・・・・出力設定電圧、Ｒ１〜Ｒ４
・曲・抵抗、Ｖｉ・・・・・・入力電圧、ＶＯ・・・・
・・出力電圧、ＶＤ ｌＶＤ２・・・・・・タイオード
の順Ｔ王降下、■ＯＰ・曲・演算増幅器の正の飽和出力
電圧、ＶＯＮ・・・・・・演算増幅器の負の飽和出力電
圧。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力信号に対して、それと関数関係にある出力信号を出
    力する関数発生回路であって、入力信号の入力端子を第
    １の抵抗を介して演算増幅器の非反転入力端子へ接続す
    ると共に、該非反転入力端子を第２の抵抗を介してアー
    スへ接続し、更に前記入力信号の入力端子を第３の抵抗
    を介して前記演算増幅器の反転入力端子に接続し、かつ
    該反転入力端子を第４の抵抗を介して前記演算増幅器の
    出力側に接続し、そして第１のダイオードと第１の設定
    電源の直列接続から成る第１の直列回路と、第２のタイ
    オードと第２の設定電源の直列接続から成る第２の直列
    回路と、を相互に逆極性になるように、前記第２の抵抗
    に対して並列接続して成ることを特徴とする関数発生回
    路。
JP10637784U 1984-07-16 1984-07-16 関数発生回路 Pending JPS6125656U (ja)

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JPS6125656U true JPS6125656U (ja) 1986-02-15

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