JPS6125117Y2 - - Google Patents

Description

【考案の詳細な説明】 技術分野 本考案は半導体集積回路および特には非選択ロ
ー（row）・ラインを積極的に接地状態に保持し
その結果これに近接する選択ロー・ラインから受
ける蓄電器的カツプリング効果を減少させた半導
体メモリに関する。

背景技術 半導体メモリにおいては、各メモリセルのアク
セスは、アドレス先のメモリセルのアクセストラ
ンジスタをドライブするロー・ラインに、高電圧
レベルを与えることにより行われる。このロー・
ラインはマルチビツトメモリアドレス信号により
ドライブされるデコーダ回路により活性化され
る。アドレスにより選択されたロー・ラインは前
記デコーダ回路により高レベルへとドライブされ
る。これまでは、デコーダによりある１つのロ
ー・ラインが選択されたとき、選択されなかつた
ロー・ラインはフロート状態のままにしておくこ
とが通常であつた。しかしながら近来メモリ回路
が格段に密なものとなつてきているので、近接す
るロー・ライン間により大きい蓄電器的カツプリ
ングが生成する可能性がある。ある１個のロー・
ラインをチヤージまたはデイスチヤージすると
き、近接するフロート状態のロー・ラインにある
程度の電圧が蓄電器的にカツプリングし、このカ
ツプリングした電圧がそのフロート状態のロー・
ラインとメモリセルとを結ぶアクセストランジス
タをオンにすることがある。このようなメモリセ
ルの誤つた活性化はそこに記憶させたデータ状態
を破壊してしまうことがある。最も危険なカツプ
リングは直に隣接するロー・ライン間に起る。こ
うしてこのようなメモリセルは後にアクセスされ
るとそこから誤つたデータが読出されることにな
る。

この問題に鑑みれば、メモリアドレスによつて
選択されたロー・ラインをドライブしてそのロ
ー・ラインを通つてメモリセルへとアクセスする
のと同時に、選択されなかつた近接ロー・ライン
を積極的に接地状態に保持して、非選択ロー・ラ
インが蓄電器的カツプリングによりチヤージされ
ることを防ぐような回路が必要である。

考案の開示 ロー・ラインのアレイをもつ半導体メモリにお
いて、デコーダ回路はメモリ中のロー・ライン各
各についてロー・ドライバ・トランジスタをもつ
ている。アドレス信号を復号し選択されたロー・
ドライバ・トランジスタを導通状態とするそして
選択されたロー・ドライバ・トランジスタに相当
するロー・ラインの両側に近接するロー・ライン
のロー・ドライバ・トランジスタを導通状態とす
る回路手段を設けてある。前記の選択ロー・トラ
ンジスタを通して伝達されその選択ロー・ライン
をチヤージする第１のロー・ライン信号を発生す
る回路手段を設けてある。さらに、前記の近接ロ
ー・ラインのロー・ドライバ・トランジスタを通
して伝達されその近接ローラインを低電圧状態に
積極的に保持する第２のロー・ライン信号を発生
する回路手段を設けてある。

考案を実施するための最良の形態 第１図に本考案によるデコーダ回路を示してあ
る。この回路１０は複数個の入力トランジスタ１
４−２２から成るデコーダOR回路１２を含む。
各入力トランジスタはドレン端子をもち、このド
レン端子はパワー端子２４に接続してあり、この
パワー端子はさらにパワー源（Vcc）に接続して
ある。入力トランジスタ１４−２２上のソース端
子はノード（node）２６に接続してある。アド
レスビツトA₁−A₅はトランジスタ１４−２２の
ゲート端子に各各加える。

プレチヤージトランジスタ２８は、ノード２６
に接続したドレン端子と、共通の接地ノード３０
に接続したソース端子と、プレチヤージ信号Ｐを
受取るように接続したゲート端子とをもつ。プレ
チヤージ信号を受取るとトランジスタ２８は導通
状態となり、これによつてノード２６は接地ノー
ド３０へとデイスチヤージされる。プレチヤージ
信号が終了するとトランジスタ２８は非導通状態
となり、これによつてノード２６は接地ポテンシ
ヤルにおいてフロート状態に置かれる。

ノード２６は、共通のノード３０に接続したソ
ース端子をもつトランジスタ３２のゲート端子に
接続してある。トランジスタ３２のドレン端子は
ノード３４に接続してある。

プレチヤージトランジスタ３６は、ノード３４
に接続したソース端子と、パワー端子２４に接続
したドレン端子と、プレチヤージ信号Ｐを受取る
ように接続したゲート端子とをもつ。

ノード３４はパストランジスタ３８のドレン端
子に接続してあり、そしてパストランジスタ３８
のソース端子はノード４０にそのゲート端子は信
号CT０を受取るようにライン４２に接続してあ
る。

ノード３４はさらにトランジスタ４４のドレン
端子に接続してあり、そしてトランジスタ４４の
ソース端子はノード４６にそのゲート端子は信号
CT１を受取るようにライン４８に接続してあ
る。

ノード４０はロー・ドライバ・トランジスタ５
４のゲート端子に接続してあり、そしてロー・ド
ライバ・トランジスタ５４のソース端子はロー・
ライン５６にそのドレン端子はロー・ドライバ信
号RD０を受取るライン５８に接続してある。ロ
ー・ライン５６には、データ状態をビツト・ライ
ン６２へとまたはビツト・ライン６２から移行さ
せる複数個のメモリセルたとえばセル６０が接続
してある。

ノード４６はロー・ドライバ・トランジスタ６
４のゲート端子に接続してあり、そしてロー・ド
ライバ・トランジスタ６４のソース端子はロー・
ライン６６にそのドレン端子はロー・ドライバ信
号RD１を受取るライン６８に接続してある。ロ
ー・ライン６６には、データ状態をビツト・ライ
ン６２へとまたはビツト・ライン６２から移行さ
せる複数個のメモリセルたとえばセル６７が接続
してある。

半導体メモリ回路内において、回路１０はメモ
リ内のロー・ライン対各各について設けてある。
回路１０よりも図面上方にある回路に相当するロ
ー・ラインに符号７０，７２を付してある。回路
１０よりも図面下方にある回路に相当するロー・
ライン符号７４，７６を付してある。ロー・ライ
５６，６６，７０，７２，７４，７６は半導体メ
モリ中でアレイの形に広げられている。密なメモ
リ回路中においては、ロー・ラインは互いに接近
して並べられているので、あるロー・ラインがチ
ヤージまたはデイスチヤージされると、ある程度
の電圧が直に隣接するロー・ラインへと蓄電器的
にカツプリングすることがある。

複数個の回路１０をもつ半導体メモリにおいて
は、ロー・ラインのアレイ中の１方の交番する
（１個置きの）ロー・ラインに信号RD０が、そし
て他方の交番する（他方の１個置きの）ロー・ラ
インに信号RD１が連結してある。

第２図にロー・ドライバ信号RD０およびRD１
を発生する回路を示してある。メモリアドレスビ
ツトA₀をトランジスタ８２のゲート端子に与え
る。トランジスタ８２のソース端子はノード８４
にドレン端子はパワー端子２４に接続してある。
プレチヤージ信号Ｐをトランジスタ８６のゲート
端子に与える。トランジスタ８６のソース端子は
共通のノード３０にドレン端子はノード８４に接
続してある。

プレチヤージ信号Ｐをトランジスタ８８のゲー
ト端子に与える。トランジスタ８８のソース端子
はノード９０にドレン端子はパワー端子２４に接
続してある。

ノード８４はトランジスタ９２のゲート端子に
接続してある。トランジスタ９２のソース端子は
共通のノード３０にドレン端子は結合子９０に接
続してある。

結合子９０はトランジスタ９４のゲート端子に
接続してある。トランジスタ９４のドレン端子は
ロー・ドライバ・クロツク信号RDを受取るよう
に接続してある。トランジスタ９４のソース端子
においてロー・ドライバ信号RD０が発生しライ
ン５８を通つて伝達される。

前記したと同様の回路においてアドレスビツト
A₀の補数（complement）をトランジスタ９６の
入力端子に加える。トランジスタ９６のソース端
子はノード９８にドレン端子はパワー端子２４に
接続してある。プレチヤージ信号Ｐをトランジス
タ１００のゲート端子に与える。トランジスタ１
００のソース端子は共通のノード３０に、ドレン
端子はノード９８に接続してある。プレチヤージ
信号Ｐをトランジスタ１０１のゲート端子にも与
える。トランジスタ１０１のソース端子はノード
１０２にドレン端子はパワー端子２４に接続して
ある。ノード９８はさらにトランジスタ１０４の
ゲート端子に接続してある。トランジスタ１０４
のソース端子は共通の接地ノード３０にドレン端
子はノード１０２に接続してある。

ノード１０２はトランジスタ１０６のゲート端
子に接続してある。トランジスタ１０６のソース
端子はライン６８にドレン端子はロー・ドライ
バ・クロツク信号RDを受取るように接続してあ
る。トランジスタ１０６のソース端子においてロ
ー・ドライバ・信号RD１が発生しライン６８を
通つて伝達される。

ロー・ドライバ信号RD０およびRD１はトラン
ジスタ１０８および１１０によつて交差結合して
ある。トランジスタ１０８のゲート端子はライン
６８にそしてトランジスタ１１０のゲート端子は
ライン５８に接続してある。トランジスタ１０８
のドレン端子はライン５８にそしてトランジスタ
１１０のドレン端子はライン６８に接続してあ
る。トランジスタ１０８および１１０のソース端
子はいずれも共通の接地ノード３０に接続してあ
る。信号RD０が高電圧レベルであるとき、トラ
ンジスタ１１０がオンとなりそれによつて信号
RD１は接地に落とされる。同様にして信号RD１
が高電圧レベルであるとき、トランジスタ１０８
がオンとなりそれによつて信号RD０は接地に落
とされる。すなわち信号RD０またはRD１のいず
れか１方が高レベルにドライブされると他方のロ
ー・ドライバ信号は接地に落とされる。

第３図に示した回路により信号CT０が発生さ
れる。プレチヤージ信号Ｐをトランジスタ１１２
のゲート端子に与える。トランジスタ１１２はソ
ース端子をライン４２にドレン端子をパワー端子
２４に接続してある。アドレスビツトA₀をトラ
ンジスタ１１４のゲート端子に与える。トランジ
スタ１１４のソース端子は共通の接地ノード３０
にドレン端子はライン４２に接続してある。信号
CT０はライン４２において発生される。プレチ
ヤージ信号Ｐが高状態になるとき、トランジスタ
１１２がオンとなりそれによつてライン４２がプ
レチヤージされ信号CT０が高状態にドライブさ
れる。アドレスビツトA₀が高状態であるとき、
トランジスタ１１４がオンとなりそれによつてラ
イン４２はデイスチヤージされ信号CT０は低電
圧状態へと落とされる。

第４図に信号CT１を発生する回路を示してあ
る。プレチヤージ信号Ｐをトランジスタ１１６の
ゲート端子に与える。トランジスタ１１６のソー
ス端子はライン４８にドレン端子はパワー端子２
４に接続してある。アドレスビツトA₀の補数を
トランジスタ１１８のゲート端子に与える。トラ
ンジスタ１１８のソース端子は共通の接地ノード
３０にドレン端子はライン４８に接続してある。
信号CT１はライン４８上に発生される。プレチ
ヤージ信号Ｐが高状態になるとき、トランジスタ
１１６がオンとなりそれによつてライン４８がプ
レチヤージされ信号CT１が高状態にドライブさ
れる。アドレスビツトA₀の補数が高電圧レベル
になるとき、トランジスタ１１８がオンとなりそ
れによつてライン４８はデイスチヤージされ信号
CT１は低電圧レベルへと落とされる。

信号RD０およびRD１を発生する回路の作用を
第２図を参照して以下説明する。プレチヤージ信
号Ｐを受取ると、トランジスタ８６，８８は導通
状態とされる。ノード８４はトランジスタ８６に
より接地ポテンシヤルに落とされ、ノード９０は
トランジスタ８８により高電圧ポテンシヤルにチ
ヤージされる。プレチヤージ信号が低レベルとな
るとき、ノード８４はアドレスビツトA₀が低レ
ベルでありそしてトランジスタ８２がオフである
ので接地ポテンシヤルにおいてフロート状態に置
かれる。プレチヤージ信号が高レベルとなると
き、ノード８４の接地ポテンシヤルがトランジス
タ９２をオフとするので、ノード９０は高ポテン
シヤルにおいてフロート状態に置かれる。

アドレスビツトA₀が高レベルとなるとき、ト
ランジスタ８２がオンとなりそれによつてノード
８４は高ポテンシヤルにチヤージされる。ノード
８４がこうしてチヤージされると、トランジスタ
９２が導通状態となりノード９０がデイスチヤー
ジされトランジスタ９４がオフとなる。トランジ
スタ９４がオフであると、ロー・ドライバ・クロ
ツク信号RDをライン５８へと伝達することはで
きない。

アドレスビツトA₀を低レベルで受取るとき、
トランジスタ８２は非導通状態に保持されノード
８４，９０のチヤージ状態は変化しない。トラン
ジスタ９４はノード９０上の高電圧状態により導
通状態となり、ロー・ドライバ・クロツク信号
RDはライン５８に伝達されて信号RD０を発生す
る。

信号RD１は信号RD０と同様にして第２図の下
方半分の回路により発生される。

以上の説明から理解されるように、信号RD０
と信号RD１とはトランジスタ１０８，１１０に
より交差結合され、これら信号の１方が高レベル
にドライブされると他方は接地ポテンシヤルに落
とされる。

本発明の回路の作用を第１図を参照して以下説
明する。プレチヤージ信号がトランジスタ２８を
オンとしノード２６をデイスチヤージする。次い
でこの信号はトランジスタ２８をオフとしノード
２６を接地ポテンシヤルにおいてフロート状態に
置く。デコーダ回路１２はアドレスビツトA₁−
A₅の種類の組合せを受取る。アドレスビツトA₁
−A₅のいずれか１個でも高レベルになれば、相
当する入力トランジスタがオンとなりそれによつ
てノード２６は高電圧状態にチヤージされる。ア
ドレスビツトA₁−A₅がいずれも高レベルになら
ないとき、ノード２６は接地ポテンシヤルに保持
される。

プレチヤージ信号Ｐはトランジスタ３６をオン
としノード３４を高電圧状態にプレチヤージす
る。これは各メモリサイクルが開始する前に行わ
れる。アドレスビツトA₁−A₅がデコーダ回路１
２を選択しないとき、ノード２６は高電圧状態に
引上げられトランジスタ３２がオンとなりそれに
よつてノード３４は接地状態にデイスチヤージさ
れる。こうしてノード３４はアドレスビツトA₁
−A₅がデコーダ１２を選択するとき高電圧状態
に保持されるが、これらアドレスビツトがデコー
ダ１２を選択しないときデイスチヤージされる。

ノード３４がプレチヤージされるとき信号CT
０およびCT１もまた高レベルにプレチヤージさ
れるのでそれによつてパストランジスタ３８，４
４がオンとなる。すなわちノード３４がチヤージ
されるとノード４０，４６も同様にチヤージされ
る。結合子４０が高電圧状態にあるときトランジ
スタ５４が導通状態となり、ノード４６が高電圧
状態にあるときトランジスタ６４が同様に導通状
態となる。トランジスタ５４，６４がオンとなる
とき、相当するロー・ドライブ信号RD０および
RD１はロー・ドライバ・トランジスタによりロ
ー・ライン５６，６６へと各各カツプリングされ
る。

信号CT０またはCT１はノード３４がデイスチ
ヤージされうるより前に低電圧状態へとドライブ
される。トランジスタ１１４または１１８は、ア
ドレスビツトA₀またはその補数が１スレツシヨ
ールド電圧レベルに達するとき、導通状態とな
る。しかしノード３４は、アドレスビツトA₁−
A₅の１つが少くとも２スレツシヨールド電圧に
まで上つて初めてデイスチヤージされる。その入
力トランジスタの１個をオンとするのに１スレツ
シヨールド電圧が必要でありそしてトランジスタ
３２をオンとするのにノード２６を少なくとも１
スレツシヨールド電圧にまでドライブすることが
必要であるためである。こうしてトランジスタ３
８，４４はいずれもノード３４がデイスチヤージ
されうるより前にオフとされる。

アドレスビツトA₀は信号RD０と信号RD１との
どちらが高電圧状態にドライブされるかを決め
る。この高電圧状態はロー・ライン５６または６
６の１方を高状態にチヤージしてそれによりロ
ー・ラインに連結されたメモリ−セルをアクセス
することに役立つ。ロー・ドライバ信号の１方が
選択されて高状態にドライブされるとき、他方の
ロー・ドライバ信号は接地状態に落とされ、この
接地状態が導通状態のロー・ドライバ・トランジ
スタを通つて相当するロー・ラインへと伝達さ
れ、それによつてそのロー・ラインを接地状態に
保持する。このようにして接地状態に保持されて
いるロー・ラインに対しては、蓄電器的にカツプ
リングするチヤージがあつても、そのチヤージは
接地へとデイスチヤージされる。

第１図を参照して記憶サイクルシーケンスを説
明する。最初にノード３４をトランジスタ３６に
より高電圧状態にチヤージする。このとき信号
CT０およびCT１は高レベルにありそれによつて
トランジスタ３８および４４をオンとしこれがノ
ード４０および４６を高レベルにプレチヤージす
ることに役立つ。この作用はメモリ中のすべての
ロー・ライン対について行われる。すなわち同じ
作用がデコーダ回路（図示してない）のためにロ
ー・ライン７０および７２およびロー・ライン７
４および７６について行われている。

前記のようにしてノード２６，３４，４０，４
２，４６，４８，８４，９０，９８，１０２をプ
レチヤージした後にアドレスビツトA₀を低状態
で受取ると、次の作用が起る。第２図においてノ
ード８４は接地状態にあるのでトランジスタ９２
は普通状態でなくそしてノード９０は高のままで
ある。制御信号RDが高となると、信号RD０は信
号RDの高に従う。トランジスタ９４が導通状態
であるからである。ビツトA₀が低であるとビツ
ト0は高であり従つてノード９８がトランジス
タ９６により高とされる。これによつてトランジ
スタ１０４がオンとなりノード１０２がデイスチ
ヤージされてトランジスタ１０６がオフとなる。
トランジスタ１０６がオフであると、信号RD１
は信号RDの高に従わない。さらに、信号RD０が
高となるとき、トランジスタ１１０を通る導通の
ために、信号RD１は接地状態に保持される。

第３図においてビツトA₀が低であるとき、信
号CT０は高のままである。第４図においてビツ
ト0が高であるとき、信号CT１は速やかに接地
にデイスチヤージされる。信号CT１はビツト0
が１スレツシヨールド電圧に達すると接地にデイ
スチヤージされる。このとき残りのアドレスビツ
トは接地状態のままである（第１図）かまたは１
スレツシヨールド電圧であるにすぎない。すなわ
ちノード２６は立上り始めたばかりでありトラン
ジスタ３２は未だ導通状態となつていない。アド
レスビツトA₁−A₅の１個または複数個が高とな
つたとしても、信号CT１はノード３４がデイス
チヤージされるよりも早くデイスチヤージされる
ので、結合子４６は高レベルのままで遊離する。
ノード４６が高のままで置かれると、トランジス
タ６４は導通状態でありロー・ライン６６からノ
ード６８への導通路を与える。信号A₀が低であ
るとき信号RD１は接地状態に保持されるので、
ロー・ライン６６には積極的なホールドダウンが
が与えられる。さらに、ノード６８には交番ロ
ー・ラインもすべて連結されているので、相当す
る交番ロー・ラインのすべてが接地状態に保持さ
れる。信号A₀が低である場合、ロー・ライン６
６に加えてロー・ライン７２および７６が接地状
態に保持される。選択されたロー・ラインは、そ
れがどこにあるにしても、いずれも接地状態に保
持された２個のロー・ライン間にあるに違いな
い。

第１図に戻つて、アドレスビツトA₁−A₅のい
ずれも高とならないとき、ノード２６は接地状態
のままであり従つてトランジスタ３２はオフのま
ままである。従つてノード３４は高のままであり
ノード４０も高のままである。ここで信号RD０
が高となると、トランジスタ５４は導通状態とな
り、ロー・ライン５６は信号RD０の高に従う。
これが選択されたローの場合に相当する。他方、
アドレスビツトA₁−A₅の１個または複数個が高
となるとき、ノード２６は高電圧状態にドライブ
されそしてトランジスタ３２はノード３４をデイ
スチヤージする。信号CT０は高のままであるの
で結合子４０もまたデイスチヤージされ従つてト
ランジスタ５４は導通状態でない。信号RD０が
高となると、ロー・ライン５６は接地状態に保持
されるというのではなくむしろフロート状態にあ
るのであるが接地状態のままである。

こうしてアドレスビツトのいずれの組合せに対
しても、メモリ回路中のロー・ラインの1/2は積
極的に接地状態に保持されることがわかる。これ
は選択されたロー・ラインの両側のロー・ライン
について行われる。

第１図においては、デイスチヤージノード３４
を選択するためにメモリアドレスのアドレスビツ
ト５個を使い、また残りのアドレスビツトA₀は
ロー・ライン５６または６６の１方を選択するた
めに使つている。１組のロー・ラインの中の１個
のロー・ラインを選択するためにアドレスビツト
何個を使おうとも、それは本考案の技術範囲に属
する。たとえば１組のロー・ラインの中から選択
するためにアドレスビツト２個を使うのであれ
ば、その１組にはロー・ライン４個を含めること
ができそして少くともロー・ラインに隣接するロ
ー・ラインは接地状態に落とされる。

以上本考案をその１実施態様について添付の図
面を参照しつつ詳細に説明したが、本考案は決し
てこの実施態様にのみ限られるものではなく、種
種の変化変形を本考案の技術範囲内にあるものと
して含むものである。

【図面の簡単な説明】

本考案およびその利点のより完全な理解のため
に、添付の図面に関連して以下説明する。第１図
は半導体メモリ中の選択ロー・ラインを活性化し
非選択ロー・ラインの数個（近接ロー・ラインを
含む）を接地状態に保持するデコーダ回路の線図
的説明図である。第２図は第１図の回路で使う信
号RD０および信号RD１を発生する回路の線図的
説明図である。第３図は第１図の回路で使う信号
CT０を発生する回路の線図的説明図である。第
４図は第１図の回路で使う信号CT１を発生する
回路の線図的説明図である。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) ロー・ラインのアレイをもつ半導体メモリに
   おける、 ロー・ラインの各各に対するロー・ドライ
   バ・トランジスタと、 アドレス信号を復号してロー・ドライバ・ト
   ランジスタの選択された１個を導通状態とする
   復号手段と、 前記アドレス信号に応答して、前記の選択さ
   れたロー・ドライバ・トランジスタの両側にあ
   るロー・ドライバ・トランジスタを含むように
   前記アレイ中のロー・ドライバ・トランジスタ
   を１つおきに導通状態とする手段と、 前記アドレス信号に応答して、前記の選択ロ
   ー・ドライバ・トランジスタを通して伝達され
   その選択ロー・ラインをチヤージする第１のロ
   ー・ドライバ信号を発生する手段と、 前記アドレス信号に応答して、前記の１つお
   きのロー・ドライバ・トランジスタを通して伝
   達されこれに連結されているロー・ラインを低
   電圧状態に積極的に保持する第２のロー・ドラ
   イバ信号を発生する手段と、 から成る、デコーダ回路。 (2) 復号手段として、 ORゲートであつて、アドレスビツトから選
   択された第１のセツトのアドレスビツトを各各
   受取るように連結した複数個の入力端子をも
   ち、そしてこのORゲートが前記アドレスビツ
   ト第１セツトにより選択されなかつたときには
   高電圧状態にドライブされそしてこのORゲー
   トが前記アドレスビツト第１セツトにより選択
   されたときには低電圧状態に保持される出力端
   子をもつ、ORゲートと、 入力端子と出力端子とをもち、その入力端子
   を前記ORゲートの出力端子に接続してあるイ
   ンバータと、 前記インバータの出力端子と相当するロー・
   ドライバ・トランジスタとに接続してある、ロ
   ー・ドライバ・トランジスタ各各用のパストラ
   ンジスタと、 第２のセツトのアドレスビツトを復号して、
   このアドレスビツト第２セツトにより選択され
   たロー・ドライバ・トランジスタに連結してあ
   るパストランジスタを導通状態とするアドレス
   ビツト第２セツト復号手段と、 から成るものを含む前項(1)に記載のデコーダ回
   路。 (3) 導通状態手段として、 前記ロー・ドライバ・トランジスタのゲート
   端子の各各を高電圧状態にプレチヤージする手
   段と、 前記アドレス信号に応答して、このアドレス
   信号により選択されたロー・ドライバ・トラン
   ジスタの両側にあるロー・ドライバ・トランジ
   スタを含むように前記アレイ中のロー・ドライ
   バ・トランジスタを１つおきにゲート端子上高
   圧状態からトラツプする手段と、 から成るものを含む前項(1)に記載のデコーダ回
   路。