JPS61247071A - 過電圧自己保護型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は降伏状電圧をこえる過電圧が印加されると安全
に電圧トリガすることができる過電圧自己保護型半導体
装置とその製造方法に関する。

〔発明の背景〕

サイリスタに降伏電圧を超えた過電圧が印加された場合
、この降伏電流によυサイリスタが破壊されることがあ
る。このため過電圧からサイリスタを保護するために従
来、保護回路が設けられていた。このためコスト低減お
よび装置の部品点数削減による信頼性向上などの面から
、サイリスタ自体が過電圧保護機能をもつことが要望さ
れていた。この過電圧保護機能をもつサイリスタを過電
圧自己保護サイリスタと呼んでいる。第２図は従来の各
種の過電圧自己保護サイリスクを示している。

第２図（ａ）は特開昭５２−１２６１８１号公報に示さ
れたもので、半導体基体ＩＦｉＩ）エミツタ層２、ｎベ
ース４３、ｐベース層４ｓｎエミッタ層５を有し、ｐエ
ミツタ層２にアノード電極６、ｎエミツタ層５にカソー
ド電極７が低抵抗接触し、カソード側ではｎベース層４
に達する食刻領域８が設けられている。そして、食刻領
域８を取囲んでゲート電極９がｎベース層４に低抵抗接
触している。

伺、ｎベース層４はところどころでｎエミツタ層５を貫
通してカソード電極７と低抵抗接触し、所謂エミッタ短
絡構造となっている。

このサイリスタは食刻領域８の深さによって保７−すべ
き過電圧即ち、自己保護電圧が決められる。

即ち１食刻領域８の底面は、ｎベース層３とｎベース層
４が作る中央接合Ｊｃに逆バイアスが加わり耐圧を負担
し順阻止状態となるときにｎベース層４にできる空乏層
の中に位置するようにし、食刻領域８の底面と中央接合
Ｊｃの間での空乏層における電界強度を高め、所定の自
己保護電圧となったとき、この高電界強度となっている
部分で、ブレークオーバを生ぜしめて自己保護を行わせ
るものとなっている。

第２図（ａ）の構成のものニーｔ、食刻領域８の底面の
平坦性によって、自己保護電圧に大きなばらつきを生ず
る問題がある。

第２図（ｂ）は特開昭５３−８０９８１　号公報に示さ
れたもので、先に食刻領域８ｆｒ：形成してからｎベー
ス層４を形成している。

＠２図（Ｃ）は特開昭５９−１５８５６０号公報に示さ
れたものである。この構造のものは、ｎベース層４を形
成し、次に食刻領域８ｆｔ中央接合Ｊｃに達するまで形
成して、再び食刻領域８を設けた部分にアクセプタを拡
散し、中央接合Ｊｃに湾曲部を設けている。

第２図（ｂ）、　（Ｃ）の構造のものは、いずれも食刻
領域８の直下の中央接合Ｊｃに湾曲部を設け、この湾曲
部での空乏層の電界強度を高め、自己保護を生ずるよう
にしている。

この構造のサイリスタは、食刻領域８の湾曲部の形状１
曲率により自己保護電圧が大きく変動する。従って、食
刻領域８の形状を精度よく制御する必要があるが、従来
のウェットエツチング技術等では、形状の高精度制御は
、非常に困難でらった。

〔発明の目的〕

本発明の目的はこのような事情から、製造が容易で、−
かつ制御精度の優れた過電圧自己保護型半導体装置を提
供することにおる。

また、本発明の他の目的は、自己保護電圧の制御精度の
優れた過電圧自己保護微半導体装置の製造方法を提供す
ることにある。

、〔発゛明の概要〕 、　’）′本発明半導体装置の特徴は、耐圧を負担する
中央接合Ｊｃｋ形成するｐベース層に設けられる食刻領
域の側壁部でカソード側に向って延びる空乏層の電界強
度が、食刻領域を設けることによって失われた空乏層の
体積によって高められてブレークオーバし、自己保護す
ることにある。

また、本発明製遣方法の特徴は、半導体基体に所定のｐ
ｎ接合を形成してから、食刻領域をドライエツチングで
除去することにある。

〔発明の実施例〕

第１図は本発明の一実施但１’５＝示している。

第１図で第２図に示したものと同一物、相当物には同一
符号？付けている。

食刻領域８は、第２図（ａ）の食刻領域８と似ているが
、プＶ−クオーバを起す個所が、食刻領域８の側壁部で
ある点において、第２図（ａ）のものと異なる。この点
について、第３図により詳細に説明する。

第３図（ａ）の半導体基体１は第３図中）に示すような
不純物濃度勾配を持っている。

アノード電極６にカソード電極７に対して正電位となる
電圧が印加されると、中央接合Ｊｃは逆バイアスとなり
、耐圧を負担し順阻止状態となる。

このとき、ｎベース層３．　ｎベース層４にできる空乏
層の境界を点線で示している。ｎベース層４では１食刻
領域８が設けられたことによって、食刻領域８のところ
では空乏層は拡がることはできないから、その食刻領域
が無い場合に拡がる空乏層の空間電荷量Ｑ、に見合う電
荷量Ｑ、の分だけ、食刻領域８の側壁部で空乏層がカソ
ード側に立上る。ところが、ｎベース層４はカソード側
に近付くほど指数関数的に不純物濃度は高くなっている
ため、空乏層の伸びは極めて小さい。このため、食刻領
域８の側壁部で電界強度が高まシ、ここでアバランシェ
降伏を起す。

食刻領域８を設けることによって失われた空乏層の体積
に対応する空間電荷量Ｑ、によって、食刻領域８の側壁
部で空乏層の電界強度が高められ、プＶ−クオーパを起
す構造となっているので、食″：ＩＦＪｊ領域８は第２
図（ａ）に示され九食刻領域８のようパｋ、深くする必
要はない。むしろ、浅いけれどもカソード側からみた場
合に広面積となる食刻領域８を設けている。それによっ
て、食刻領域８を設けることによって失われた空乏層の
体積と云うものを大きくしている。この場合、食刻領域
８は浅いために、底部直下での空乏層はほとんど電界強
度が高くならず、ここでプＶ−クオーバを起さない。

伺１食刻領域８が浅くて良いと云うことは、食刻領域８
ｔ−形成する作業時間を短縮することが可能なだけでな
く、底面が平坦になって、自己保護電圧のばらつきが小
さくなる利点がある。

食刻領域８の空間容積のばらつきは、直ちに、自己保護
電圧のばらつきとして表われる。

従って、食刻領域８は精度良く形成されなければならな
い。本発明では、特に食刻領域８をドライエツチングで
形成した。ドライエツチングは、従来のウェットエツチ
ングに比べ、半導体基体の面方位および半導体層の不純
物濃度によらず、工５ｉＯｚｔＬ’シスト膜として用い
た場合、Ｓｔと５ｉｏｚの選択比を１００以上とするこ
とができ。

５０〜１００μｍの深いエツチングに対しても厚さ１μ
ｍ程度の５ｔ（ｈ膜で充分である。この場□合、食刻領
域の底面部の深さのばらつきを±１μｍの範囲に非常例
平坦にできる。

従って、マスク形状ｆ、ｆ′Ｉｉ１度良く作シ、ドライ
エツチングで食刻領域８を作ることによって、自己保護
電圧のばらつきを極〈小さいものとすることができる。

過電圧自己保護サイリスタを多数個直列接続して使用す
る際、自己保護電圧が揃っていることは特に有効である
。即ち、自己保護電圧が揃っていれば、過電圧が印加さ
れた場合、各サイリスタをほぼ同時に点弧させることが
できる。もし、自己保護電圧のばらつきが大きいと、自
己保護電圧の低いものから点弧し始め、自己保護電圧の
高いものが装置全体の過電圧を負担し、破壊を招き易い
。

この点において、自己保護電圧を精度よく特定できる本
発明が有効であることが分る。

次に１食刻領域８の容積と自己保護電圧の関係、につい
て説明する。

第４図は、食刻領域８の径りと深さｄを変えた場合の自
己保護電圧Ｖｍｏの変化を示す。図では、食刻領域８を
設けない時の降伏電圧’ｋ　Ｖ　ｏとし、食刻領域８を
設けた場合の自己保護電圧Ｖｍ（１をｖｏで規格化して
示している。食刻領域８の深さｄが一定の場合、径りが
大きい程自己保護電圧ＶＩＯは低下している。深さｄに
よ、り自己保護電圧ＶＩＯが変ることは特開昭５２−１
２６１８１号公報で示されたところであるが、径りによ
り自己保護電圧Ｖｍ６が変ることは今まで明らかにされ
ていなかった新九々事実である。

第５図に、第１図に示した過電圧自己保護サイ／ｉ衣 リスクの自己保護電圧の温度喀存性を示している。

食刻領域８の径りが変っても、その変化の傾向は同じで
あり、また、２５Ｃ〜１２５Ｃの温度範囲での変動幅は
１０チ以下と小さく、良好な温度特性を示した。この他
、深さｄ、ｎベース層３の抵抗率と厚さ、ｎベース層４
の厚さなど、種々の諸元を変えて実験をしたが、いずれ
も、第４図、第５図に示したと同様な特性が得られた。

第６図は、第４図に示した実験結果をもとに。

食刻領域の径Ｄ、深さｄｌおよび食刻領域に残存と自己
保護電圧の１ｍ６の関係をまとめたものである。図のよ
うに食刻領域８の径Ｄ、深さｄｌを変えた場合でも、は
ぼ同じ相関曲線上に載っていることが分かる。第４図の
構造の他にいくつかの試作試料についても、同じ相関曲
線上に載ることが分った。通常、過電圧自己保護サイリ
スタの自己保護電圧■Ｂｏは、自己保護機能を設けない
場合の降伏電圧Ｖｏの８０チ以上とすることが一般的で
ある。しかるに第６図からＶ！ｌｏ／Ｖｏををこのよう
な範囲に設定するには、勿論、食刻領域の径り、或いは
深さｄｘ　　（ｄ２　）は任意に選ぶことが出来る。

食刻領域８の深さを浅くし、面積？大きくするどとで、
過電圧が印加されたときの初期導通領域上広げることが
できる。即ち、過電圧が印加された場合にアバランシェ
降伏するのは食刻領域８の周辺の側壁部である。食刻領
域８の面積が大きく、アバランシェ降伏を起す領域が広
ければ、その分初期導通領域は広くなυ、初期導通領域
面積に依存するｄ、／ｄ、耐量、スイッチングパワー耐
量は高められることになる。

第７図（ａ）〜（Ｃ）は本発明の対象となる自己保護サ
イリスタの製造工程の要部を示す断面図である。

製造工程に従って説明すると％　ｎｕシリコンウェハ１
に両面からｐ型不純物層を拡散した後、所定の厚さにエ
ツチング法により調整して、ｐエミツタ層２、ｎベース
層３、ｎベース層４を形成する。

次に選択拡散法（或いはエッチダウン法）によりｎエミ
ツタ層５を形成する。以上のようにして全ての接合を形
成してサイリスタ構造とした後、所定の領域にカソード
表面より目標の径および深さの食刻領域８を設ける。食
刻領域の形成には前述したように制御精度に優れ、食刻
領域の底面部を平坦にできるドライエツチング法が用い
られる。

次に、シリコンウェハの上下面の所定個所にＡｔをアノ
ード電極、カソード電極、ゲート電極として設け、ベベ
ル処理、表面安定化処理等を施してから、セラミックパ
ッケージに封入して、過電圧自己保護サイリスタが実現
される。

本製法によれば、全てのｐｎ接合を形成した後で、ｎベ
ース層４に食刻領域８を設けるだけで自己保護機能を持
たせることができるため、その製法が簡便であり、他の
特性を損なうことがない。

＠８図（ａ）、　０））は本発明を光トリガサイリスタ
に適用した例を示している。半導体基体１ばｐエミツタ
層２、ｎベース層３．ｎベース層４、ｎエミツタ層５の
他に中心に受光用ｎ層１０を備え、ｎベース層４との間
で形成するｐｎ接合は電極１１で短絡されている。食刻
領域８は受光用ｎ層１０を取囲むように設けられ、その
外側に順次増巾ゲート用を極１２、カソード電極７が環
状に設けられている。両電極７，１２の一部に示された
小円はエミッタ短絡を行っているエッチダウン部分であ
る。この小円は全体に設けられているが１図面では部分
的に省略されている。

す、また、円環状とすることで、初期導通領域面積をよ
り広くすることができる。

本発明は、上記第８図の光トリガサイリスタの他、ベー
ス層にゲート電極を設けた電気ゲートサイリスタの他、
ゲートターンオフサイリスタ、双方向サイリスタトラン
ジスタ等にも適用可能であることは云うまでもない。ト
ランジスタの場合、ベース層、コＶクタ屡のいずれかに
食刻領域を設けることＫなる。

ま九、順方向だけでなく、逆方向に過電圧が加わった場
合にも、自己保護機能を持たせることができる。即ち、
第９図に示すように、食刻領域８をｐエミッタ響２に設
ける。ｎエミツタ層２とｎペースＮＩ３で形成している
ｐｎ接合は逆阻止接合であるため、ｎエミツタ層２にで
きる空乏層が食刻領域８に達し、側壁部で電界強度が高
くなると。

ここでプＶ−クオーバを起し、自己保護機能を果す。同
、第９図で第８図と同一物、相当物に同−符妥を付けて
いる。

ｐベース層′４側にも食刻領域を設ければ、順逆両方向
について、自己保護機能を持たせることができる。

また、ｐ型、ｎ型の導電型を逆転させた逆導電型の半導
体装置にも適用可能である。

〔発明の効果〕

以上説明したように、本発明によれば、製造が容易で、
かつ制御精度の優れた過電圧自己保護型半導体装電を得
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す過電圧自己保護サイリ
スタの部分的断面図、第２図（ａ）〜（Ｃ）は従来の各
種の過電圧自己保護サイリスタの部分的断面図、第３図
（ａ）の）は本発明の詳細な説明する図。 第４図は食刻領域の径りと自己保護電圧の関係を示す図
、第５図は半導体基体の接合温度と自己保護電圧の関係
を示す図、第６図は食刻領域の寸法Ｄ−ｄｚ／ｄ＋　と
自己保護電圧の関係を示す図、第７１図（、）〜（Ｃ）
Ｆｉ本発明になる過電圧保護サイリスタの製造工程を示
す図、第８図は本発明を光トリガサイリスタに適用した
例を示しておシ、（ａ）はカソード側平面図、（ｂ）は
（ａ）のＩ−Ｉ切断線に沿った断面図、第９図は本発明
の更に他の実施例を示す過電圧自己保護サイリスタの部
分的断面図である。 １・・・半導体基体、２・・・ｐエミツタ層、３・・・
ｎベース層、４・・・ｐペース層％　５・・・ｎエミツ
タ層、６・・・アノード電極、７・・・カッ−ド成極、
８・・・食刻領域。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体がその一対の主表面間に隣接相互で誘電
   型が順次異なる少くとも３個の半導体層を有し、両最外
   層に１対の主電極が低抵抗接触され、耐圧を負担するｐ
   ｎ接合を形成する少くとも一方の半導体層には、主表面
   より食刻領域が設けられ、この食刻領域の底面はその半
   導体層に形成される空乏層よりも深い位置にあつて、か
   つ、食刻領域の側壁部で空乏層内での電界強度が食刻領
   域を設けることによつて失われた空乏層の体積によつて
   高められてブレークオーバすることを特徴とする過電圧
   自己保護型半導体装置。 ２、特許請求の範囲第１項において、食刻領域が設けら
   れた半導体層は主表面に近付くにつれて不純物濃度が高
   くなつていることを特徴とする過電圧自己保護型半導体
   装置。 ３、特許請求の範囲第１項において、食刻領域の底面か
   ら主表面までの距離をｄ＿１、底面から隣接半導体層ま
   での距離をｄ＿２、食刻領域の幅をＤとしたとき、Ｄ・
   （ｄ＿２）／（ｄ＿１）≦４．５ｍｍとすることを特徴
   とする過電圧自己保護型半導体装置。 ４、半導体基体の一対の主表面間に隣接相互で導電型が
   順次異なる少くとも３個の半導体層を形成してから、耐
   圧を負担するｐｎ接合を形成する少くとも一方の半導体
   層に主表面から底面がその半導体層に形成される空乏層
   より深い位置となるように食刻領域を形成し、食刻領域
   は、その側壁部での空乏層が食刻領域を設けることで失
   われた空乏層の体積によつて高められてブレークオーバ
   を起させるものであることを特徴とする過電圧自己保護
   型半導体装置の製造方法。 ５、特許請求の範囲第４項において、食刻領域はドライ
   エッチングで形成されることを特徴とする過電圧自己保
   護型半導体装置の製造方法。