JPS612424A - Cmos logic integrated circuit - Google Patents
Cmos logic integrated circuitInfo
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- JPS612424A JPS612424A JP59123094A JP12309484A JPS612424A JP S612424 A JPS612424 A JP S612424A JP 59123094 A JP59123094 A JP 59123094A JP 12309484 A JP12309484 A JP 12309484A JP S612424 A JPS612424 A JP S612424A
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- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｐチャンネルＭＯ５）−ランジスタとｎチャ
ンネルＭＯ５ｌ−ランジスタとから構成されたαぴ（Ｃ
ｃｒ＠１ｅｎｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）集積回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention provides an α-p(C
cr@1enentary Metal Oxide
Sem1conductor) relates to integrated circuits.
従来、ＣＭＯＳ集積回路の出力高レベル電圧はほとんど
電源電圧まで上ってしまうため、ＣＭＯ５集積回路が他
のＣＭＯＳ集積回路、又はＴＴＬ集積回路を駆動する伝
送形態において、伝送線路の負荷容量に蓄積された電荷
を放電させる過渡吸収電流（ｉｏｉ、 ）は、ＣＭＯ５
集積回路の出力高レベル電圧（ＶＯＨ）を伝送線路の特
性インピーダンス（ｚＯ）で割った値であるから、駆動
回路をＴＴＬ集積回路とした場合に比べて、駆動回路の
出力高レベル電圧（ＶＯＨ）の比より約１．４倍大きく
なり、ＣＭＯＳ集積回路の過渡吸収電流能力を上げるよ
う出力トランジスタの面積を太きくしなければならない
という欠点があった。また、上記伝送形態において誘導
雑音の大きさは、駆動回路をＴＴＬ集積回路とした場合
に比べて、駆動回路の出力高レベル電圧（ＶＯＨ）の比
より約１．４倍となり、誘導雑音による誤動作の発生す
る確率が大きくなるという欠点があった。Conventionally, the output high level voltage of a CMOS integrated circuit rises almost to the power supply voltage, so in a transmission mode where a CMOS integrated circuit drives another CMOS integrated circuit or a TTL integrated circuit, the output high level voltage is accumulated in the load capacitance of the transmission line. The transient absorption current (ioi, ) that discharges the accumulated charge is CMO5
Since it is the value obtained by dividing the output high level voltage (VOH) of the integrated circuit by the characteristic impedance (zO) of the transmission line, the output high level voltage (VOH) of the drive circuit is lower than when the drive circuit is a TTL integrated circuit. This ratio is approximately 1.4 times larger than the current ratio, which has the disadvantage that the area of the output transistor must be increased in order to increase the transient absorption current capability of the CMOS integrated circuit. In addition, in the above transmission form, the magnitude of induced noise is approximately 1.4 times the ratio of the output high level voltage (VOH) of the drive circuit compared to when the drive circuit is a TTL integrated circuit, and malfunctions due to induction noise. The disadvantage is that the probability of occurrence of this increases.
さらに、上記過渡吸収電流および誘導雑音がＣＭＯ５集
積回路のラッチアップを起こすトリガーとなるという欠
点があった。Furthermore, there is a drawback that the transient absorption current and induced noise act as a trigger for latch-up of the CMO5 integrated circuit.
本発明はＣＭＯ５集積回路の出力高レベル電圧を、ＴＴ
Ｌ集積回路とのインクフェイスを合せるよう、３〜３．
５ Ｖ ４で低下させることにより、上記欠点を解決し
、ＴＴＬ集積回路と同等な過渡吸収電流および誘導雑音
特性をもたせ、誤動作に強く、ラッチアップにも強くし
たＣＭＯ３論理集積回路を提供することにある。The present invention converts the output high level voltage of the CMO5 integrated circuit into TT
3 to 3 to align the ink face with the L integrated circuit.
To provide a CMO3 logic integrated circuit which solves the above-mentioned drawbacks by lowering the voltage to 5 V4, has transient absorption current and induced noise characteristics equivalent to TTL integrated circuits, is resistant to malfunctions, and is resistant to latch-up. be.
〔発明の構成〕
本発明はｐチャンネルＭＯＳトランジスタとｎチャンネ
ルＭＯＳトランジスタから構成されたＣＭＯＳ集積回路
において、ｐチャンネルＭＯＳトランジスタのドレイン
端子とｎチャンネルＭＯＳトランジスタのドレイン端子
とを接続した出力端子に、定電圧ダイオードのカソード
を接続し、該定電圧ダイオードのアノードを接地したこ
とを特徴とするαＢ論理集積回路、及びＣＭＯ５集積回
路において、ｐチャンネルＭＯＳトランジスタのドレイ
ン端子とｎチャンネルＭＯＳトランジスタのドレイン端
子との接続点に、定電圧ダイオードのカソード端子を接
続し、該定電圧ダイオードのアノード端子を出力端子と
したことを特徴とするＣＭＯ３論理集積回路である。[Structure of the Invention] The present invention provides a CMOS integrated circuit composed of a p-channel MOS transistor and an n-channel MOS transistor. In an αB logic integrated circuit and a CMO5 integrated circuit characterized in that the cathode of a voltage diode is connected and the anode of the voltage regulator diode is grounded, the drain terminal of the p-channel MOS transistor and the drain terminal of the n-channel MOS transistor are The CMO3 logic integrated circuit is characterized in that a cathode terminal of a constant voltage diode is connected to the connection point, and an anode terminal of the constant voltage diode is used as an output terminal.
次に図面を参照して本発明の実施例について説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
第１図に示す本発明に係るＣＭＯ５論理集積回路はｐチ
ャンネルＭＯＳトランジスタ１のゲート端子Ｇとｎチャ
ンネルＭＯ５トランジスタ２のゲート端子Ｇとを共通に
接続した入力端子３と、該ｎチャンネルＭＯＳトランジ
スタ１のドレイン端子りと該ｎチャンネルＭＯＳトラン
ジスタ２のドレイン端子りとを共通に接続した出力端子
４とを有し、該ｎチャンネルＭＯＳトランジスタ１のソ
ース端子Ｓを電源端子５に接続し、該ｎチャンネルＭＯ
３）ランジスタ２のソース端子Ｓを接地し、該出力端子
４に定電圧ダイオード６のカソード端子６ａを接続し、
該定電圧ダイオード６のアノード端子６ｂを接地したも
のである。The CMO5 logic integrated circuit according to the present invention shown in FIG. The drain terminal of the n-channel MOS transistor 2 is connected in common to the output terminal 4, and the source terminal S of the n-channel MOS transistor 1 is connected to the power supply terminal 5. M.O.
3) Ground the source terminal S of the transistor 2, connect the cathode terminal 6a of the constant voltage diode 6 to the output terminal 4,
The anode terminal 6b of the constant voltage diode 6 is grounded.
出力端子４と接地されたソース端子Ｓとの間に挿入され
た定電圧ダイオード６は、電源端子５に印加した電源電
圧５ｖに対する出力高レベル電圧（ＶＯＨ）を３〜８．
５１にクランプするよう動作する。A constant voltage diode 6 inserted between the output terminal 4 and the grounded source terminal S has an output high level voltage (VOH) of 3 to 8.
51.
従来のＣＭＯ５集積回路の出力高レベル電圧は電源電圧
にほぼ等しくなるが、本発明の回路では、出力高レベル
電圧（ＶＯＨ）は３．５Ｖ１５Ｖ ＝ ０．７倍に低減
される。したがって、ＣＭＯＳ集積回路を駆動回路とし
た伝送形態において、過渡吸収電流（ｉｏＬ）は前記の
如＜ １ｏＬ＝ ＶＯＨ／２０ より０．７倍に低
減することができ、ＣＭＯ３集積回路の出力トランジス
タの面積も０．７倍に比例して小さくすることができる
。The output high level voltage of the conventional CMO5 integrated circuit is approximately equal to the power supply voltage, but in the circuit of the present invention, the output high level voltage (VOH) is reduced to 3.5V15V=0.7 times. Therefore, in a transmission mode using a CMOS integrated circuit as a driving circuit, the transient absorption current (ioL) can be reduced to 0.7 times from < 1oL = VOH/20 as described above, and the area of the output transistor of the CMO3 integrated circuit can be reduced by 0.7 times. can also be reduced in proportion to 0.7 times.
また、誘導雑音は出力高レベル電圧（ＶＯＨ）に比例す
ることから、従来のＣＭＯ５集積回路に比べて０．７倍
に低減することができる。Furthermore, since the induced noise is proportional to the output high level voltage (VOH), it can be reduced by 0.7 times compared to the conventional CMO5 integrated circuit.
第２図は、本発明の第２の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the invention.
第２図に示す本発明のＣＭＯ３論理集積回路はｐチャン
ネルＭＯＳトランジスタｌのゲート端子Ｇとｎチャンネ
ルＭＯＳトランジスタ２のゲート端子Ｇとを共通に接続
した入力端子３と、該ｎチャンネルＭＯ３）ランジスタ
１のドレイン端子りと該ｎチャンネルＭＯＳトランジス
タ２のドレイン端子りとを共通に接続した接続点Ｃとを
有し、接続点Ｃに定電圧ダイオード６のカソード６ａヲ
接続し該定電圧ダイオード６のアノード端子６ｂを出力
端子４に接続し、該ｎチャンネルＭＯＳトランジスタｌ
のソース端子Ｓを電源端子５に接続し、該ｎチャンネル
ＭＱＳ トランジスタ２のソース端子Ｓを接地したもの
である。The CMO3 logic integrated circuit of the present invention shown in FIG. and the drain terminal of the n-channel MOS transistor 2 are connected in common, and the cathode 6a of the voltage regulator diode 6 is connected to the connection point C, and the anode of the voltage regulator diode 6 is connected to the node C. The terminal 6b is connected to the output terminal 4, and the n-channel MOS transistor l
The source terminal S of the n-channel MQS transistor 2 is connected to the power supply terminal 5, and the source terminal S of the n-channel MQS transistor 2 is grounded.
定電圧ダイオード６は、電源端子５に印加された電源電
圧５Ｖに対する出力高レベル電圧（ＶＯＨ）を３〜８．
５ｖにレベルシフトするよう動作する。本発明の回路で
は出力高レベル電圧（ＶＯＨ）を０．７倍に低減でき、
第１図と同様の効果が得られる・〔発明の効果〕
本発明は、以上説明したように定電圧ダイオードによる
クランプ特性およびレベルシフト特性を使用して、従来
のＣＭＯ５集積回路の出力高レベル電圧を約０．７倍に
低減することにより、ＣＭＯ５集積回路を駆動回路とし
た伝送形態における過渡吸収電流および誘導雑音を約０
．７倍に低減でき、誤動作の発生する確率を少くしてラ
ッチアップを起こす確率を少なくできる。また、過渡吸
収電流の低減により、従来の出力トランジスタの面積を
０．７倍に比例して小さくすることができる効果を有す
るものである。The constant voltage diode 6 has an output high level voltage (VOH) of 3 to 8.
It operates to shift the level to 5v. The circuit of the present invention can reduce the output high level voltage (VOH) by 0.7 times,
Effects similar to those shown in FIG. 1 can be obtained. [Effects of the Invention] As explained above, the present invention uses the clamping characteristics and level shift characteristics of the constant voltage diode to reduce the output high level voltage of the conventional CMO5 integrated circuit. By reducing the current by approximately 0.7 times, the transient absorption current and induced noise in a transmission format using a CMO5 integrated circuit as a driving circuit can be reduced to approximately 0.
．． This can be reduced by a factor of 7, reducing the probability of malfunctions and the probability of latch-up occurring. Further, by reducing the transient absorption current, the area of the conventional output transistor can be reduced in proportion to 0.7 times.
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図であ１ ｐチャンネ
ルＭＯＳトランジスタ、２ ｎチャンネルＭＯ８ｌ−ラ
ンジスタ、３・・入力端子、４・・・出力端子、５・・
電源端子、６・・定電圧ダイ−オード。
第１図
第２図FIG. 1 is a circuit diagram showing a first embodiment of the invention, and FIG. 2 is a circuit diagram showing a second embodiment of the invention. 1 p-channel MOS transistor, 2 n-channel MO8l-transistor, 3.・Input terminal, 4... Output terminal, 5...
Power supply terminal, 6... Constant voltage diode. Figure 1 Figure 2
Claims (2)
ＭＯＳトランジスタとから構成されたＣＭＯＳ集積回路
において、ｐチャンネルＭＯＳトランジスタのドレイン
端子とｎチャンネルＭＯＳトランジスタのドレイン端子
とを接続した出力端子に、定電圧ダイオードのカソード
を接続し、該定電圧ダイオードのアノードを接地したこ
とを特徴とするＣＭＯＳ論理集積回路。(1) In a CMOS integrated circuit composed of a p-channel MOS transistor and an n-channel MOS transistor, the cathode of a constant voltage diode is connected to the output terminal connecting the drain terminal of the p-channel MOS transistor and the drain terminal of the n-channel MOS transistor. A CMOS logic integrated circuit, characterized in that the anode of the constant voltage diode is grounded.
ＭＯＳトランジスタとから構成されたＣＭＯＳ集積回路
において、ｐチャンネルＭＯＳトランジスタのドレイン
端子とｎチャンネルＭＯＳトランジスタのドレイン端子
との接続点に、定電圧ダイオードのカソード端子を接続
し、該定電圧ダイオードのアノード端子を出力端子とし
たことを特徴とするＣＭＯＳ論理集積回路。(2) In a CMOS integrated circuit composed of a p-channel MOS transistor and an n-channel MOS transistor, the cathode terminal of a constant voltage diode is connected to the connection point between the drain terminal of the p-channel MOS transistor and the drain terminal of the n-channel MOS transistor. A CMOS logic integrated circuit characterized in that the anode terminal of the constant voltage diode is used as an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123094A JPS612424A (en) | 1984-06-15 | 1984-06-15 | Cmos logic integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123094A JPS612424A (en) | 1984-06-15 | 1984-06-15 | Cmos logic integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS612424A true JPS612424A (en) | 1986-01-08 |
Family
ID=14852051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123094A Pending JPS612424A (en) | 1984-06-15 | 1984-06-15 | Cmos logic integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS612424A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268209B1 (en) * | 1996-09-06 | 2000-10-16 | 포만 제프리 엘 | High reliability i/o stacked fets |
-
1984
- 1984-06-15 JP JP59123094A patent/JPS612424A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268209B1 (en) * | 1996-09-06 | 2000-10-16 | 포만 제프리 엘 | High reliability i/o stacked fets |
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