JPS612361A - Electrostatic breakdown preventive element - Google Patents

Electrostatic breakdown preventive element

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Publication number
JPS612361A
JPS612361A JP12183584A JP12183584A JPS612361A JP S612361 A JPS612361 A JP S612361A JP 12183584 A JP12183584 A JP 12183584A JP 12183584 A JP12183584 A JP 12183584A JP S612361 A JPS612361 A JP S612361A
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JP
Japan
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conductivity type
resistor
electrostatic breakdown
wiring
layer
Prior art date
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Application number
JP12183584A
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Japanese (ja)
Inventor
Yoshinori Akamatsu
由規 赤松
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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Publication of JPS612361A publication Critical patent/JPS612361A/en
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Abstract

PURPOSE:To transmit a signal having a high-frequency component by comparatively simple constitution by forming a resistor constituting an electrostatic breakdown preventive element onto an oxide film on the surface of a semiconductor. CONSTITUTION:Large line resistance formed by each adding resistors R30 by one layer wiring 30 sections, wiring resistors 32 by second layer wiring 32 sections and wiring resistors RH by a plurality of through-holes TH in series along a zigzag path is shaped. The large line resistance is interposed in series between a protective input in and a protective output out as a resistor R. Since the resistor R is formed onto an oxide film on the surface of a semiconductor, P-N junction capacitance is not parasitized. Accordingly, even signals having high-frequency components can be transmitted positively without attenuation or delay.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、静電破壊防止技術さらには半導体集積回路
装置の内部回路を静電気などの高圧サージから保護する
に適用して特に有効な技術に関するもので、たとえば、
Bipolari素子が形成された半導体集積回路装置
の入力保護回路に利用して有効な技術に関するものであ
る。
[Detailed Description of the Invention] [Technical Field] The present invention relates to a technique for preventing electrostatic damage and a technique particularly effective when applied to protecting internal circuits of semiconductor integrated circuit devices from high voltage surges such as static electricity. for example,
The present invention relates to a technique effective for use in an input protection circuit of a semiconductor integrated circuit device in which a Bipolari element is formed.

〔背景技術〕[Background technology]

例えば、Bipolar型素子による回路が形成された
半導体集積回路装置では、そのBipolar型素子を
静電破壊から保護するために、外部端子ビンに接続され
る端子バンド部と内部回路の入力側との間に過電圧を吸
収あるいはバイパスする静電破壊防止素子を設ける必要
がある。この場合、その保護入力側には、正負どちらの
極性の高圧サージが印加されるかわからない。従って、
上記静電破壊防止装置は、正負いずれの極性のサージに
対しても保護効果が得られるようなものでなげればいけ
ない。
For example, in a semiconductor integrated circuit device in which a circuit is formed using bipolar type elements, in order to protect the bipolar type elements from electrostatic damage, there is a gap between the terminal band portion connected to the external terminal bin and the input side of the internal circuit. It is necessary to provide an electrostatic breakdown prevention element to absorb or bypass overvoltage. In this case, it is not known which polarity (positive or negative) high voltage surge will be applied to the protection input side. Therefore,
The electrostatic damage prevention device described above must be capable of providing protection against surges of either positive or negative polarity.

正負いずれの極性のサージに対しても保護効果が得られ
るような静電破壊防止素子の一例として、特公昭53−
21838号公報に示される静電破壊防止素子がある。
As an example of an electrostatic breakdown prevention element that can provide protection against surges of either positive or negative polarity,
There is an electrostatic breakdown prevention element disclosed in Japanese Patent No. 21838.

第1図は上記特公昭53−21838号公報に示される
静電破壊防止素子の断面状態および平面レイアウト状態
を等価回路とともに示したものであって、同図1alは
素子の断面状態を、同図1blは素子の等価回路を示す
FIG. 1 shows the cross-sectional state and planar layout state of the electrostatic breakdown prevention element disclosed in Japanese Patent Publication No. 53-21838, together with an equivalent circuit, and FIG. 1al shows the cross-sectional state of the element. 1bl shows an equivalent circuit of the element.

第1図に示す静電破壊防止素子は、同図111に示すよ
うに、第1導電型半導体基体14に第2導電型領域16
が選択的に形成され、さらに上記第2導電型領域16内
に第1導電型領域18が選択的に形成されている。これ
によって、同図fillに示すように、上記第2導電型
領域16を共通ベース領域とする2つのトランジスタ部
Ql、Q2が形成されている。また、両トランジスタ部
Q1.Q2の各一方の第1導電型領域18.18同士が
互いに拡散層抵抗Rを介して接続されている。そして、
一方のトランジスタ部Q1の第1導電型領域18が保護
入力inに接続されるとともに、他方のトランジスタ部
Q2の第1導電型領域18が保護出力outに接続され
るように構成されている。
The electrostatic breakdown prevention element shown in FIG.
are selectively formed, and further, a first conductivity type region 18 is selectively formed within the second conductivity type region 16. As a result, as shown in the same figure, two transistor portions Ql and Q2 having the second conductivity type region 16 as a common base region are formed. Further, both transistor portions Q1. The first conductivity type regions 18 and 18 on each side of Q2 are connected to each other via a diffusion layer resistance R. and,
The first conductivity type region 18 of one transistor section Q1 is connected to the protection input in, and the first conductivity type region 18 of the other transistor section Q2 is connected to the protection output out.

ここで、上記第1導電型半導体基体14としては、la
lに示すように、p−型シリコン半導体基板10上に形
成されたn−型エピタキシャル層が使用されている。こ
のエピタキシャル層(IIOの下部には、n+型埋込層
12が島状に形成されている。
Here, as the first conductivity type semiconductor substrate 14, la
As shown in FIG. 1, an n-type epitaxial layer formed on a p-type silicon semiconductor substrate 10 is used. An n+ type buried layer 12 is formed in an island shape under this epitaxial layer (IIO).

また、上記第2導電型領域16には、上記n−型エピタ
キシャル層(141中にホウ素などのp型導電不純物を
選択・拡散してなるp型ベース拡散層が使用されている
。さらに、上記第1導電型領域18゜18には、上記p
型ベース拡散層(161中に燐などのn型導電不純物を
選択・拡散してなるn+型エミッタ拡散層が使用されて
いる。そして、このn+型エミッタ拡散層a樽、α急止
の表面酸化膜20に開孔H,Hが設けられ、この開孔H
,Hを含む部分に配線30をバターニング形成すること
によって電極の取出しが行なわれている。また、上記拡
散層抵抗Rには、上記第1導電型領域18.18ととも
に拡散形成されたn+型エミッタ拡散層18aが使用さ
れている。
Further, the second conductivity type region 16 uses a p-type base diffusion layer formed by selectively diffusing p-type conductive impurities such as boron into the n-type epitaxial layer (141). In the first conductivity type region 18°18, the above p
An n+ type emitter diffusion layer formed by selecting and diffusing an n type conductive impurity such as phosphorus into the type base diffusion layer (161) is used.Then, this n+ type emitter diffusion layer a barrel, α rapid surface oxidation is used. Apertures H, H are provided in the membrane 20, and the apertures H
, H is formed by patterning the wiring 30 in the portion including the electrodes. Furthermore, the diffusion layer resistor R uses an n+ type emitter diffusion layer 18a which is diffused together with the first conductivity type region 18.18.

第2図は上述した静電破壊防止素子の動作を示す。FIG. 2 shows the operation of the electrostatic breakdown prevention element described above.

先ず、同図1alに示すように、保護入力inに正の高
圧サージ+■srgが入った場合は、前記第1導電型領
域すなわちn+型エミッタ拡散層18゜18がトランジ
スタ部Ql、Q2のコレクタとして機能するとともに、
前記第1導電型半導体基体すなわちn−型エピタキシャ
ル層14が2つのトランジスタ部Q1.Q2の共通エミ
ッタとして機能するようになる。これにより、保護入力
inから電源Vccに向けて矢印方向に電流が流れて正
のサージ+Vsrgが電圧クランプされ、これによって
保護出力out側に接続される例えばBipolarト
ランジスタなどの回路素子が上記正サージ+Vsrgか
ら保護されるようになる。
First, as shown in FIG. 1al, when a positive high voltage surge +■srg enters the protection input in, the first conductivity type region, that is, the n+ type emitter diffusion layer 18°18 becomes the collector of the transistor parts Ql and Q2. In addition to functioning as
The first conductive type semiconductor substrate, that is, the n-type epitaxial layer 14 forms two transistor parts Q1. It comes to function as a common emitter for Q2. As a result, a current flows in the direction of the arrow from the protection input in toward the power supply Vcc, and the positive surge +Vsrg is voltage clamped, and as a result, a circuit element such as a bipolar transistor connected to the protection output out side will be protected from.

次に、同図(blに示すように、保護入力inに負の高
圧サージ−Vsrgが入った場合は、前記第1導電型領
域すなわちn+型エミッタ拡散層18.18がトランジ
スタ部Q1.Q2のエミッタとして機能するとともに、
前記第1導電型半導体基体すなわちn−型エピタキシャ
ル層14が2つのトランジスタ部Ql、Q2の共通コレ
クタとして機能するようになる。これにより、電源Vc
cから保護入力inに向けて矢印方向に電流が流れて負
のサージ−V S r gが電圧クランプされ、これに
よって保護出力out 側に接続される回路素子が上記
負サージ−Vsrgから保護されるようになる。
Next, as shown in FIG. In addition to functioning as an emitter,
The first conductive type semiconductor body, that is, the n-type epitaxial layer 14 functions as a common collector of the two transistor parts Ql and Q2. As a result, the power supply Vc
A current flows in the direction of the arrow from c toward the protection input in, and the negative surge -Vsrg is voltage clamped, thereby protecting the circuit elements connected to the protection output out side from the negative surge -Vsrg. It becomes like this.

以上のようにして、正負のいずれの極性のサージに対し
ても有効に働く静電破壊防止素子が1つの能動領域に構
成されている。
As described above, an electrostatic breakdown prevention element that works effectively against surges of either positive or negative polarity is configured in one active region.

しかしかかる技術においては、先ず、上記抵抗Rがn+
型エミッタ拡散層18aによって構成されているため、
そのn+型エミッタ拡散層18と第2導電型領域すなわ
ちp型ベース拡散層16との間にpn接合容量が寄生し
、このため、高い周波数成分をもつ信号を保護入力in
側から保護出力out側へ確実に伝達させることができ
なくなって、例えば高速で変化するデジタル信号を遅延
させることなく高速で伝えることが困難になってしまう
、ということがわかったっ さらに、抵抗Rを拡散層18aによって構成するために
は、所定の抵抗値を得るために細長い異形状のレイアウ
トパターンが必要となり、このために素子面積が増大し
てしまう、ということもわかった。
However, in such a technique, first, the resistance R is n+
Since it is constituted by the type emitter diffusion layer 18a,
A pn junction capacitance is parasitic between the n+ type emitter diffusion layer 18 and the second conductivity type region, that is, the p type base diffusion layer 16, so that signals with high frequency components are input to the protected input.
It became clear that the data could not be reliably transmitted from the protection output side to the protection output OUT side, making it difficult to transmit digital signals that change at high speed without delay. It has also been found that in order to form the diffusion layer 18a, an elongated and irregularly shaped layout pattern is required in order to obtain a predetermined resistance value, which increases the element area.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、前述したごとき静電破壊防止素子に
あって、比較的簡単な構成でもって、高い周波数成分を
もつ信号の伝達を妨げないようにすることができるとと
もに、必要なレイアウト面積を小さくできるようにした
技術を提供するものである。
An object of the present invention is to provide an electrostatic breakdown prevention element as described above, which has a relatively simple structure, does not impede the transmission of signals with high frequency components, and can reduce the required layout area. It provides technology that allows it to be made smaller.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から囮かにな
るであろう。
The above and other objects and novel features of the present invention will be apparent from the description of the present specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
A brief overview of typical inventions disclosed in this application is as follows.

すなわち、静電破壊防止素子を構成する抵抗を半導体表
面の酸化膜上に形成することにより、容量を低減し、高
い周波数成分をもつ信号の伝達を妨げないようにするこ
とができるとともに、必要なレイアウト面積を/」\さ
くできるようにする、という目的を達成するものである
In other words, by forming the resistor that constitutes the electrostatic breakdown prevention element on the oxide film on the semiconductor surface, it is possible to reduce the capacitance and prevent the transmission of signals with high frequency components, and also to This achieves the purpose of reducing the layout area.

〔実施例〕〔Example〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。
Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.

なお、図面において同一符号は同一あるいは相当部分を
示す。
In the drawings, the same reference numerals indicate the same or corresponding parts.

第3図はこの発明の一実施例による静電破壊防止素子の
断面状態および平面レイアウト状態を等価回路とともに
示したものであって、同図1alは素子の断面状態を、
同図fblは素子の等価回路を、そして同図(clは素
子の平面レイアウト状態をそれぞれ示す。
FIG. 3 shows the cross-sectional state and planar layout state of an electrostatic breakdown prevention element according to an embodiment of the present invention, together with an equivalent circuit, and FIG. 1al shows the cross-sectional state of the element.
In the same figure, fbl shows an equivalent circuit of the element, and in the same figure (cl shows the planar layout state of the element, respectively).

第3図に示す静電破壊防止素子は、同図(alに示すよ
うに、第1導電型半導体基体14に第2導電型領域16
が選択的に形成され、さらに上記第2導電型領域16内
に第1導電型領域18.18が選択的に形成されている
。これによって、同図(blに示すように、上記第2導
電型領域16を共通ベース領域とする2つのトランジス
タ部Ql、Q2が形成されている。また、両トランジス
タ部Q1゜Q2の各一方の第1導電型領域18.18同
士が互いに抵抗Rを介して接続されている。そして、一
方のトランジスタ部Q1の第1導電型領域18が保護入
力inに接続されるとともに、他方のトランジスタ部Q
2の第1導電型領域18が保護出力outに接続される
ように構成されている。
The electrostatic breakdown prevention element shown in FIG.
are selectively formed, and further a first conductivity type region 18.18 is selectively formed within the second conductivity type region 16. As a result, as shown in FIG. The first conductivity type regions 18 and 18 are connected to each other via a resistor R.The first conductivity type region 18 of one transistor section Q1 is connected to the protection input in, and the other transistor section Q1 is connected to the protection input in.
The two first conductivity type regions 18 are configured to be connected to the protection output out.

上記第1導電型半導体基体14としては、lalに示す
ように、p−型シリコン半導体基板10上に形成された
n−型エピタキシャル層が使用されている。このエピタ
キシャル層σ(イ)の下部には、n+型埋込層12が島
状に形成されている。また、上記第2導電型領域16に
は、上記n−温エビタキシャル層aa中にホウ素などの
p型導電不純物を選択・拡散してなるp型ベース拡散層
が使用されている。
As the first conductive type semiconductor substrate 14, an n-type epitaxial layer formed on a p-type silicon semiconductor substrate 10 is used, as shown in lal. An n+ type buried layer 12 is formed in the shape of an island below this epitaxial layer σ(a). Further, the second conductivity type region 16 uses a p-type base diffusion layer formed by selectively diffusing p-type conductive impurities such as boron into the n-temperature epitaxial layer aa.

さらに、上記第1導電型領域18.18には、上記p型
ベース拡散層(1119中に燐などのn型導電不純物を
選択・拡散してなるn+型エミッタ拡散層が使用されて
いる。そして、このn+型エミッタ拡散層α樽劃側急止
表面酸化膜20に開孔H,Hが設けられ、この開孔H,
Hな含む部分にパターニング形成された配線30.32
によって電極の取出しが行なわれている。
Further, in the first conductivity type region 18.18, an n+ type emitter diffusion layer formed by selectively diffusing an n type conductive impurity such as phosphorus into the p type base diffusion layer (1119) is used. , holes H, H are provided in this n+ type emitter diffusion layer α barrel side quick stop surface oxide film 20;
Wiring 30.32 patterned in the H-containing part
The electrodes are taken out.

ここで、上記抵抗Rは、第3図1a+に示すように、半
導体表面に形成された酸化膜20上に形成されている。
Here, the resistor R is formed on an oxide film 20 formed on the semiconductor surface, as shown in FIG. 3 1a+.

さらに詳細に説明すると、この実施例では、多層配線構
造を用いて構成されている。すなわち、先ず、第1層目
の酸化膜20上に1層目の配線30がパターニング形成
されている。次に、この1層目の配線30上に2層目の
酸化膜22が形成されて、この2層目の酸化膜22上に
2層目の配線32がパターニング形成されている。さら
に、その1層目の配線30と2層目の配線32とを接続
するスルーホールTHが2つの第1導電領域すなわちn
+型エミッタ拡散層18.18の間の部分にて複数個設
けられている。そして、この複数個のスルーホールTH
によって、1層目の配線30と2層目の配線32とを交
互に通り、かつ同図iclに示すように、ジグザグな経
路を辿りながら通る電路が形成されている。このように
して形成される電路には、第3図1b+に示すように、
1層目の配線300部分による抵抗R30,2層目の配
線320部分による配線抵抗32、上記複数個のスルー
ホールTHによる配線抵抗RHをそれぞれ直列に加算し
てなる大きな線路抵抗が生じる。
To explain in more detail, this embodiment is constructed using a multilayer wiring structure. That is, first, the first layer wiring 30 is formed by patterning on the first layer oxide film 20. Next, a second layer of oxide film 22 is formed on this first layer of wiring 30, and a second layer of wiring 32 is formed on this second layer of oxide film 22 by patterning. Furthermore, the through hole TH connecting the first layer wiring 30 and the second layer wiring 32 is connected to the two first conductive regions, that is, n
A plurality of them are provided between the + type emitter diffusion layers 18 and 18. And these multiple through holes TH
As a result, an electric path is formed that alternately passes through the first-layer wiring 30 and the second-layer wiring 32 and follows a zigzag path as shown in FIG. The electric path formed in this way includes, as shown in FIG. 3, 1b+.
A large line resistance is generated by adding in series the resistance R30 due to the wiring 300 portion of the first layer, the wiring resistance 32 due to the wiring 320 portion of the second layer, and the wiring resistance RH due to the plurality of through holes TH.

この大きな線路抵抗が上記抵抗Rとして、保護入力in
と保護出力outとの間に直列に介在させられている。
This large line resistance acts as the resistance R, and the protection input in
and the protection output out in series.

さて、以上のようにして構成された静電破壊防止素子で
特徴的なことは、先ず、上記抵抗Rが半導体表面の酸化
膜上に形成されているためにpn接合容量が寄生しない
ということである。これによって高い周波数成分をもつ
信号も減衰あるいは遅延させることなく確実に伝達させ
ることができるようになる。これにより、例えばBip
olar論理回路が形成された内部回路の静電破壊防止
素子として使用した場合は、該内部回路の高速性能を損
ねることなく、保護素子として十分に機能することがで
きるようになる。
Now, the characteristic feature of the electrostatic breakdown prevention element constructed as described above is that, first, since the resistor R is formed on the oxide film on the semiconductor surface, there is no parasitic pn junction capacitance. be. This makes it possible to reliably transmit signals with high frequency components without attenuation or delay. This allows for example Bip
When used as an electrostatic breakdown prevention element for an internal circuit in which an olar logic circuit is formed, it can function satisfactorily as a protection element without impairing the high-speed performance of the internal circuit.

また、上記抵抗Rを構成するのに使用されているスルー
ホールTHは、そのスルーホール径を小さくすることに
よって簡単に高抵抗を得ることができる。しかも、その
スルーホール抵抗RHは垂直方向に形成されるものであ
るから、レイアウト面積をほとんど要しない。これによ
り、素子を形成するのに必要なレイアウト面積を大幅に
小形化することができるという優れた効果をも有してい
る。
Further, the through hole TH used to form the resistor R can easily have a high resistance by reducing the diameter of the through hole. Furthermore, since the through-hole resistor RH is formed in the vertical direction, it requires almost no layout area. This also has the excellent effect that the layout area required to form the element can be significantly reduced.

さらに、注目すべきは上述した実施例では、上記n”W
エミッタ拡散層18.18がそれぞれ独立した島として
形成されている。これにより、いわゆるウォッシード・
エミッタ構造を採用することができるようになることで
ある。つまり、電極取出用の開孔Hを表面酸化膜2oの
レア・エツチングによって自己整合的に形成(ウォッシ
ュド・エミッタ法)することができ、これによって素子
の微細化が容易に達成できる、という利点が併せて得ら
れるようになる。
Furthermore, it should be noted that in the above embodiment, the n''W
The emitter diffusion layers 18, 18 are each formed as an independent island. This results in the so-called washed
This makes it possible to adopt an emitter structure. In other words, the hole H for taking out the electrode can be formed in a self-aligned manner (washed emitter method) by rare etching of the surface oxide film 2o, and this has the advantage that miniaturization of the device can be easily achieved. will be obtained at the same time.

第4図は上述した静電破壊防止素子の動作を示す。FIG. 4 shows the operation of the electrostatic breakdown prevention element described above.

先ず、同図1alに示すように、保護入力inに正の高
圧サージ+Vsrgが入力した場合は、前記第1導電型
領域すなわちn+型エミッタ拡散層18゜18がトラン
ジスタ部Ql、Q2のコレクタとして機能するとともに
、前記第1導電型半導体基体すなわちn″″型エピタキ
シャル層14が2つのトランジスタ部Ql、Q2の共通
エミッタとして機能するようになる。これにより、保護
入力inから電源Vccに向けて矢印方向に電流が流れ
て正のサージ+Vsrgが電圧クランプされ、これによ
って保護出力out  側に接続される回路素子が上記
正サージ+Vsrgから保護されるようになる。
First, as shown in FIG. 1al, when a positive high voltage surge +Vsrg is input to the protection input in, the first conductivity type region, that is, the n+ type emitter diffusion layer 18°18 functions as the collector of the transistor parts Ql and Q2. At the same time, the first conductivity type semiconductor substrate, that is, the n'''' type epitaxial layer 14 comes to function as a common emitter of the two transistor parts Ql and Q2. As a result, a current flows in the direction of the arrow from the protection input in toward the power supply Vcc, and the positive surge +Vsrg is voltage clamped, thereby protecting the circuit elements connected to the protection output out side from the positive surge +Vsrg. become.

次に、同図fblに示すように、保護入カjnK負の高
圧サージ−Vsrgが入力した場合は、前記第1導電型
領域すなわちn”Wエミッタ拡散層18゜18がトラン
ジスタ部Ql、Q2のエミッタとなるとともに、前記第
1導電型半導体基体すなわちn−型エピタキシャル層1
4が2つのトランジスタ部Q1.Q2の共通コレクタと
して機能するようになる。これにより、電源Vccから
保護入力inに向けて矢印方向に電流が流れて負のサー
ジ−Vsrgが電圧クランプされ、これによって保護比
カout側に接続される回路素子が上記負サージ−Vs
rgから保護されるようになる。
Next, as shown in FIG. The first conductivity type semiconductor substrate, that is, the n-type epitaxial layer 1 serves as an emitter.
4 is the two transistor section Q1. It will now function as a common collector for Q2. As a result, a current flows in the direction of the arrow from the power supply Vcc toward the protection input in, and the voltage of the negative surge -Vsrg is clamped.
It will be protected from rg.

以上のようにして、正負いずれの極性のサージに対して
も有効であるとともに、信号の伝達特性にすぐれ、かつ
小形化に適した静電破壊防止素子が構成されている。
As described above, an electrostatic breakdown prevention element is constructed that is effective against surges of either positive or negative polarity, has excellent signal transmission characteristics, and is suitable for miniaturization.

なお、上記配線30.32の材料としては、例えば1層
目を多結晶シリコンあるいはポリサイドで、2層目をア
ルミニウムあるいはその他の金属を用いて構成するのが
適当である。
As for the materials of the wirings 30 and 32, it is appropriate that the first layer is made of polycrystalline silicon or polycide, and the second layer is made of aluminum or other metal.

〔効果〕〔effect〕

(1)静電破壊防止素子を構成する抵抗を半導体表面の
酸化膜上に形成することにより、比較的簡単な構成でも
って、高い周波数成分をもつ信号の伝達を妨げないよう
にすることができる、という効来が得られる。
(1) By forming the resistor constituting the electrostatic breakdown prevention element on the oxide film on the semiconductor surface, it is possible to have a relatively simple structure and avoid interfering with the transmission of signals with high frequency components. This effect can be obtained.

(2)  また、上記抵抗をスルーホール配線抵抗を使
用して構成することにより、必要なレイアウト面積を小
さくできる、という効果が得られる。
(2) Furthermore, by configuring the above-mentioned resistor using a through-hole wiring resistor, an effect can be obtained in that the required layout area can be reduced.

(3)正負いずれのサージが入力されてもクランプされ
るため、内部回路に影響をなくすることができる。
(3) Since both positive and negative surges are clamped, they do not affect the internal circuit.

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではな(、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記抵抗R
は半導体表面の酸化膜上に形成される薄膜抵抗だけで構
成したものであってもよい。また、静電破壊防止素子の
内部回路接続側のn++散層18は形成せず第5図に示
すように形成しても同様な効果が得られる。また、スル
ーホールで形成する抵抗の配置は、上記実施例に限定さ
れず、入力、出力電極の回りに8字に配設してもよい。
Although the invention made by the present inventor has been specifically explained above based on Examples, this invention is not limited to the above Examples (although it is possible to make various changes without departing from the gist of the invention). For example, the above resistance R
may be composed only of a thin film resistor formed on an oxide film on the semiconductor surface. Furthermore, the same effect can be obtained even if the n++ diffused layer 18 on the internal circuit connection side of the electrostatic breakdown prevention element is not formed but is formed as shown in FIG. Further, the arrangement of the resistors formed by through holes is not limited to the above embodiment, and may be arranged in a figure 8 pattern around the input and output electrodes.

本実施例では、電極の回りに抵抗を形成するため、前記
実施例よりさらに素子面積の少ない静電破壊防止素子が
形成でき、集積度の向上が計れる。
In this example, since a resistor is formed around the electrode, an electrostatic breakdown prevention element with a smaller element area than the previous example can be formed, and the degree of integration can be improved.

〔利用分野〕[Application field]

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である13ipolar型
半導体集積回路の静電破壊防止技術に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばMO8型半導体集積回路あるいはアナログ回路におけ
る過電圧保護防止技術などにも適用できる。
In the above explanation, the invention made by the present inventor was mainly applied to the electrostatic damage prevention technology for 13ipolar type semiconductor integrated circuits, which is the background field of application, but the invention is not limited to this. For example, it can be applied to overvoltage protection prevention technology for MO8 type semiconductor integrated circuits or analog circuits.

よび平面レイアウト状態を等価回路とともに示す第3昔
の発明の一実施例による静電破壊防止素子の断面状態お
よび平面レイアウト状態を等価回路とともに示す図、 第4−n13図に示した静電破壊防止素子の動作を示す
図、 第5図は本発明の他の一実施例による静電破壊防止素子
の平面レイアウトを示す図である。
A diagram showing a cross-sectional state and a planar layout state of an electrostatic breakdown prevention element according to an embodiment of the third invention, together with an equivalent circuit, and a planar layout state together with an equivalent circuit; FIG. 5 is a diagram showing the planar layout of an electrostatic breakdown prevention device according to another embodiment of the present invention.

10・・・p−型半導体基板、12・・・n+壓埋込層
、14・・・第1導電型半導体基体(n″″屋エピタキ
シャル層)、16・・・第2導電型領域(p型拡散層)
、18・・・第1導電型領域(n+型型数散層、30・
・・1層目配線、32・・・2層目配線、H・・・電極
取出用開孔、TH・・・スルーホール、in・・・保護
入力、out  ・・・保護出力、Ql、Q2・・・ト
ランジスタ部、R・・・抵抗、R30・・・1層目の配
線による抵抗、R32・・・2層目の配線による抵抗、
RH・・・スルーホール配線抵抗、Vcc・・・電源、
−Vs r g・・・負サージ電源、+Vsrg・・・
正サージ電源。
DESCRIPTION OF SYMBOLS 10...p-type semiconductor substrate, 12...n+ buried layer, 14...first conductivity type semiconductor substrate (n'''' epitaxial layer), 16...second conductivity type region (p type diffusion layer)
, 18...first conductivity type region (n+ type scattering layer, 30...
...1st layer wiring, 32...2nd layer wiring, H...hole for electrode extraction, TH...through hole, in...protection input, out...protection output, Ql, Q2 ...Transistor part, R...Resistance, R30...Resistance due to first layer wiring, R32...Resistance due to second layer wiring,
RH...Through hole wiring resistance, Vcc...Power supply,
-Vsrg...Negative surge power supply, +Vsrg...
Positive surge power.

第   1  図 (d)Figure 1 (d)

Claims (1)

【特許請求の範囲】 1、第1導電型半導体基体に第2導電型領域を選択的に
形成し、さらに上記第2導電型領域内に第1導電型領域
を選択的に形成することによって、上記第2導電型領域
を共通ベース領域とする2つのトランジスタ部を形成し
、また、両トランジスタ部の各一方の第1導電型領域同
士を互いに抵抗を介して接続し、一方のトランジスタ部
の第1導電型領域を保護入力とするとともに、他方のト
ランジスタ部の第1導電型領域を保護出力とするように
構成された静電破壊防止素子であって、上記抵抗を半導
体表面の酸化膜上に形成したことを特徴とする静電破壊
防止素子。 2、上記抵抗をスルーホール配線抵抗を用いて構成した
ことを特徴とする特許請求の範囲第1項記載の静電破壊
防止素子。
[Claims] 1. By selectively forming a second conductivity type region in the first conductivity type semiconductor substrate, and further selectively forming a first conductivity type region within the second conductivity type region, Two transistor parts are formed having the second conductivity type region as a common base region, and the first conductivity type regions of each one of both transistor parts are connected to each other via a resistor, and the An electrostatic breakdown prevention element configured to use a first conductivity type region as a protection input and a first conductivity type region of the other transistor section as a protection output, the resistor being arranged on an oxide film on a semiconductor surface. An electrostatic breakdown prevention element characterized by the following: 2. The electrostatic breakdown prevention element according to claim 1, wherein the resistor is constructed using a through-hole wiring resistor.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63130002A (en) * 1986-11-07 1988-06-02 レミントン コーポレーション リミテッド・ライアビリティ・カンパニー Improved hair utensil
US6667538B2 (en) * 2000-05-24 2003-12-23 Sony Corporation Semiconductor device having semiconductor resistance element and fabrication method thereof

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