JPS6122309Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はプログラムタイマーに関するものであ
る。

近年、オーデイオタイマーを始め、各機器に組
み込まれたタイマーなど、単独あるいは数種もの
出力をそれぞれ個別に設定可能なプログラムタイ
マーが普及しつつある。ところで、この日常使用
するタイマーにおいては、その操作が容易で手間
を要類ず、しかも誤つた設定をすることが少ない
構成にすることが必要である。特に動作モードが
数種類にも及び、プログラム数が増えれば増える
程、その操作が簡単でしかも確実に動作すること
が要求されるのは当然である。

ところが、従来から用いられているプログラム
タイマーにあつては、設定時刻の一致でタイマー
動作を実行するのであるが、動作モード選択用ス
イツチが時計モードになつている時にのみ前記動
作を実行するもの、あるいはいずれの動作モード
にあつても設定時刻の一致で出力されるものがあ
る。しかしながら前者にあつては、各種出力の設
定時刻をチエツクするために各設定モードに動作
モード選択用スイツチを合わせた折に、設定時刻
一致が判定された場合には出力されず、見逃して
しまう結果となり得る。さらに後者にあつては各
種設定モードでプログラム中に、まだ設定途中で
あるにもかかわらず時刻一致で出力してしまう場
合が起こり得るのである。

そこで本考案は前述の従来例における不都合を
無くし、プログラムタイマーに要求されている容
易な操作性と確実な動作を提供するものである。

最初に第１図に従つて本考案のプログラムタイ
マーの外観図一実施例を説明する。１はタイマー
の外体、２は時刻表示素子３と各種置数キー及び
クリヤーキー部４を配したデイスプレイ部分、５
は動作モード決定用の切替手段でここではロータ
リースイツチを表わしている。

次に第２図で本考案の簡単なシステム構成を示
す。図の制御部における２００はマイクロコンピ
ユーターμＰであり、まず第６図を参照して、μ
Ｐの機能とデータ処理プロセスの概略を説明す
る。

第１の機能は論理演算機能があつて、この機能
論理演算ユニツト（ALU）２０１、アキーユム
レータ（ACC）２０２、テンポラリレジスタ
（TEMP）２０３、プログラムステークスフラツ
グ（PS）２０４、キヤリフラツグ２０５、ゼロ
フラツグ２０６、ツーズコンプリメント（Ｔ／
Ｃ）２０７およびデータ転送を行なう４ビツトの
ＡバスおよびＢバスにより達せられる。ALU２
０１は論理演算部であつて、論理積、論理和、排
他的論理和、加算を実行することができる。Ｔ／
Ｃ２０７はALU２０１に転送されてくるデータ
の２の補数を算出するものであり、したがつて
ALU２０１は減算を実行することができる。

PS２０４，CF２０５，ZF２０６は１ビツトの
フリツプフロツプであり、システムの状態を記憶
するためのものである。PS２０８は命令により
セツト・リセツトされるフラツグであり、CF２
０５，ZF２０６はALU２０１の演算結果等に基
づき、キヤリアの有無により、CF２０５が演算
結果が零であるか否かによりZF２０６がそれぞ
れセツト・リセツトされ、プログラム実行におけ
る種々の判定に使用される。

ACC２０２，TEMP２０３は４ビツトのレジ
スタであり、ALUの入力データや演算結果等を
一時的に記憶するためのレジスタである。

第２の機能はデータ記憶機能である。この機能
は可変メモリであるRAM２０９，Ｘレジスタ２
１０、Ｙレジスタ２１１により実行される。

RAM２０９のアドレスはＸおよびＹレジスタ
２１０，２１１により指定されて命令により、
ACC２０２等にRAM２０９の内容を転送できる
ようになつている。

第３の機能はプログラムの記憶実行等を行うプ
ログラム記憶および実行機能である。

この機能は固定メモリであるROM２１０、プ
ログラムカウンタPC２０４、サブルーチンスタ
ツクSTACK２１１、スタツクポインタSP２１２
により実行される。ROM２１０は８ビツトの命
令語で書き込まれたシステムの実行すべきプログ
ラムを記憶するものであり、バイナリカウンタに
より構成されているPC２０４はROM２１０の番
地指定を行う。したがつて、PC２０４のカウン
トアツプにしたがつてROM２１０に記憶された
プログラムが、１ワードづつ実行されていく。
STACK２１１はプログラムのサブルーチンを実
行するとき、サブルーチンからもどつてくる時の
番地を指定するため、PC２０４の内容を格納す
るものである。SPはサブルーチンを２レベルで
実行するとき、はじめにもどつてくるべき番地を
指定するためのものである。

第４の機能は命令デコード機能である。

この機能はインストラクシヨンレジスタIR２
１３、インストラクシヨンプログラムブルロジツ
クアレイＩ−PLA２１４により実行される。

IR２１３はROM２１０から転送された８ビツ
トの命令語を命令が実行される間ラツチするため
のレジスタであり８ビツトである。Ｉ−PLA２
１４はROM２１０より転送された８ビツトの命
令語を制御信号に変換する機能を果たし、したが
つてＩ−PLA２１４により、ROM２１０に記憶
された８ビツトの命令語は順次各種の制御信号と
なり、他の各機能部（例えば、ALU，ACC，
RAM………など）に送られ、μ−ＰはROM２１
０に記憶されたプログラムに基づき動作する。

第５の機能はカウンタ機能である。カウンタ２
１５は８ビツトのバイナリカウンタであり、カウ
ンタ用フリツプフロツプＥ／DFF２１６によ
り、セツト・リセツトされる。Ｅ／DFF２１６
によりカウンタ２１５がカウント可能状態にされ
ると、S₁入力端子からのパルス入力をカウントア
ツプし、最上位（MSB）まで、カウントアツプ
すると、セツトフラツグSF２１７がセツトされ
る。したがつて、ROM２１０からの命令によ
り、Ｅ／DFF２１６をセツト・リセツトし、SF
２１７がセツトされているか否かをみることによ
りS₁入力からのパルス数をカウントすることがで
きる。また、カウンタ２１５の内容を上位４ビツ
トと下位４ビツトに分けて、直接ACC２０２な
どに転送することもできる。

第６は入力出力機能である。

入力端子A₀〜A₃の４ビツト並列入力端子と、
B₀〜B₃の４ビツト並列入力端子がある。

このA₀〜A₃，B₀〜B₃の２組の並列入力はマル
チプレクサMPX２１８によりＢバス２１９を介
して選択的に、ACC２０２等に転送することが
できる。

このA₀〜A₃，B₀〜B₃入力はデータの入力用と
して用いられる。

他の入力端子として、Ｓ〓，S₁入力端子があ
る。この入力端子はμ−Ｐのクロツクとは無関係
にパルス信号とカウントしたり、割り込み動作を
させたりするのに便利な入力端子である。

Ｓ〓入力は比較器Ｃ２２０により、入力がハイ
かローかを判別される。

S₁入力はゲートＧ２２１により、カウンタ２１
５に入力されたり、直接、同期化回路Ｓ２２２を
経て、SF２１７に入力され、比較器Ｃ２２３に
より比較されて、Ｓ〓入力と同じように使用する
ことができる端子である。S₁入力カウンタ２１５
に入れるか否かはCS端子の入力により選択でき
る。

RST入力端子は最初の電源投入時などに、μ
−Ｐの電源が確立されるまで、ROM２１０に記
憶されたプログラムのスタート（０番地）に停止
させ、誤動作を防止するなどの目的のために使う
ことができる。このとき出力端子は全てL₀にな
る。OSC入力端子は内蔵の発振器２２４の発振
周波数を決定するために、コンデンサと抵抗を接
続する端子である。この発振器の発振周波数をク
ロツクとしてμ−Ｐの動作が実行され、このμ−
Ｐの動作速度（処理速度）を決定している。

また、Ｖ_SS，Ｖ_DDは電源端子である。

次に、出力端子は３種類を有している。

第１の出力端子はD₀〜D₇よりなるＤ出力端子
である。RAM２０９あるいはACC２０２のデー
タとPS２０３とがラツチ２０５によりラツチさ
れてプログラマブルロジツクアレイPLA２２６
に５ビツトデータとして転送されると、そのデー
タ（５ビツト）はD₀〜D₇の８本の出力端子に並
列８ビツト出力として出力される。したがつて、
このD₀〜D₇の出力端子は７セグメント表示管の
表示用に適している。

第２の出力端子はE₀〜E₃より成るＥ出力端子
でACC２０２あるいはROM２１０より、４ビツ
トのデータを並列に出力することができる。

２２７はラツチである。

第３の出力はC₀〜C₁₁より成るＣ出力端子であ
り、このＣ出力は各々独立にセツトまたはリセツ
トすることができる。すなわち、Ｙレジスタ２１
１によつてどのＣ出力をセツトするかを指定し、
出力命令を出すと、デコーダ２２８により相当す
るＣ出力端子はラツチ２２９により、ラツチされ
て出力される。したがつてこのＣ出力端子で種々
の負荷を制御できる。

なお、２３０，２３１，２３２はマルチプレク
サであり、２３３は比較器である。

以上第６図に示したμ−Ｐの機能とデータ処理
プロセスについての概略を説明したが、本考案は
このようなμ−Ｐを用いた実施例を示している。

前述のごとき、μ−Ｐ２００を用いて制御装置
を構成したものが第２図実施例である。

第２図における６は、時計の基本クロツクパル
ス発生源であり、５は動作モード選択用ロータリ
ースイツチからの信号部、４は各種置数キー・ク
リヤーキーからの信号部である。７，８はそれぞ
れ出力Ａ，Ｂを表わし、３は螢光表示管、LED
等の表示素子である。

さらに第３図において、具体的回路構成の実施
例を示す。図において、μＰ２００の入力端子Ａ
〓，A₁，A₂，A₃は出力端子Ｃ〓，C₁，C₂とスイ
ツチマトリクスを形成している。置数キーの10時
間代、１時間代、10分間代、１分間代はそれぞれ
３８，３７，３６，３５に対応し、クリヤーキー
は２８に対応している。また、ロータリースイツ
チは２回路構成で、時計設定のCLK・ADJ時
計、Ａ_ON，Ａ_OFF，Ｂ_ON，Ｂ_OFFがそれぞれ３１，
３４，３０，３３，２９，３２の接点に対応し、
マトリクス上の交点に接続されている。

ダイオード３９，４０，４１，４２，４３，４
４，４５は前述各接点が２個以上接触した折に、
各スキヤン出力での誤入力がないように逆電流防
止に挿入されている。

出力端子Ｃ〓，C₁，C₂，C₃はいわゆるスキヤ
ン出力であり、順次Hi，Loを繰り返す。つまり
互いに時間的に重なり合わないように順次出力さ
れている。Ｃ〓〜C₃の出力は、第３図に示すよ
うに螢光表示管（本実施例における表示素子）３
のグリツドG₁〜G₅をそれぞれ駆動してダイナミ
ツクドライブする。

Ｄ〓〜D₇の８個の出力端子は、螢光表示管３
の７セグメントのアノードにＤ〓〜D₆の７個
が、コロンのアノードにD₇が接続されている。
よつてＤ〓〜D₇出力と、Ｃ〓〜C₃のスキヤン出
力によつて時刻表示されるのである。

Ｅ〓，E₁の各出力は、出力コンセントＡ，Ｂ
のオン、オフ制御用であり、ベース抵抗２０，２
５を介してトランジスタ２２，２７のベースへ接
続されている。抵抗２１，２６は前記トランジス
タ２２，２７のスイツチング特性を良好にするた
めのものである。また、前記トランジスタのコレ
クタには、各々リレー１９，２４が接続され、各
接点はＡコンセント、Ｂコンセントがそれぞれ接
続されている。ダイオード１８，２３は逆起電力
吸収用に挿入されている。

基準時間パルスは、商用電源の交流をトランジ
スタ１２を介してＳ〓を取り込んでいる。抵抗９
はベース電流制限用、ダイオード１０は前記トラ
ンジスタ１２の逆ベース・エミツタ電圧制限用で
あり、抵抗１１は前記トランジスタのコレクタに
接続されている。時計計数部、時刻記憶部はμＰ
２００のRAM内でプログラム的に構成されてい
る。

また、μＰ２００の各命令動作はコンデンサー
１６と抵抗１７より構成された発振器により、そ
の基本周期が決まり、コンデンサー１３、抵抗１
５、ダイオード１４によつて電源投入時のリセツ
ト回路が構成されている。

本考案の動作としては、Ａ_ON，Ａ_OFF，Ｂ_ON，
Ｂ_OFF、いずれかのタイマー時刻が設定された後
に前記設定のタイマー動作をスタートさせるため
には、動作モード選択用ロータリースイツチを一
度は時計モードに合わせない限り、前記設定のタ
イマー動作を実行しない。但し、タイマー時刻を
設定後少なくとも一度時計モードになつた（スキ
ヤンC₁がHiのときＡ〓に入力がある状態）後
は、動作モードがいずれに合致していようと、前
記のタイマー動作を実施するものである。この制
御部の構成を第４図のフローチヤートを用いて説
明する。

第４図では、〓スタート〓の後、〓イニシヤライ
ズ〓部RAM・MAP内に初期値を設定する。この
動作は電源投入時に一度実行されるだけである。
そして、〓スキヤン更新〓部へ移り、Ｃ〓〜C₃の
スキヤンをプログラムの通過毎に順次出力する。
次に、〓カウントルーチン〓部で入力端子Ｓ〓か
らの時計用基準パルスを計数し、１分経過毎に
〓MIN〓のフラツグをRAM内に立て、以下の〓表
示ルーチン〓へ移行する。この〓表示ルーチン〓
部では、各スキヤンに対応して表示素子３のグリ
ツドが選択され、また前記スキヤンに応じたデー
タ出力がＤ〓〜D₇から出される。表示の後、
〓CHK〓のフラツグ（CLKまたはCLK・ADJモ
ード以外でキー入力があつた後に、初めてCLK
モードに移つた時にRAM内に立てる）の有無を
調べ、もし無かつた、つまりCHK＝φならば
〓MIN〓のフラツグの有無を判定する。１分経過
毎に出されるMINフラツグが有る場合には、YES
の方へ行き、時計のカウントアツプを実行し
RAM内を書き変えて、キー入力フラツグの有無
を判定する。キー入力フラツグが無い場合には、
タイマー時刻の一致判定をした後、またキー入力
フラツグが有る場合には判定の後、スキヤン更新
部へ戻る。ところで、MINフラツグが無い場合、
つまり、１分経過で、時計カウントアツプ及びタ
イマー時刻一致判定が為された後にMIN＝φとな
つた場合には、各動作モードでの置数キー及びク
リヤーキーを入力ヂコードする〓キー入力デコー
ド〓部へ移り、さらに、各動作モードに対応した
キー入力用フラツグをRAN内に立てて、スキヤ
ン更新部へ戻る。

そして、前述のCHKフラツグ判定の結果、
CHK＝１のときにはエラー判定（例えば、各出
力毎のオン時刻とオフ時刻が同一であつたり、オ
フ時刻のみが入力されているような無意味な設定
の時には誤設定と見なし、表示素子上に〓Ｅ〓の
文字等で示すような動作指示判定部）を行なつた
後、CLKに戻つた、要するに設定は終了したと
いうことで前述でRAM内に立てた各動作モード
でのキー入力用フラツグを全てφにするのであ
る。この後、スキヤン更新部へ戻し、前記のフロ
ーチヤートを繰り返し実行させるのである。

この第４図に示した制御部の構成によつて、本
発明の内容を実行させ得るのである。

では第５図で、具体的なRAN・MAP内の配置
例を示す。Ｘレジスタ、Ｙレジスタで指定される
各セクシヨンに各データを配するのであるが、各
キー入力用フラツグは、Ｍ（Ｘ，Ｙ）＝Ｍ（φ，
φ）の各ビツトφ，１，２，３にそれぞれＡ_ON，
Ａ_OFF，Ｂ_ON，Ｂ_OFFに対応して、FA_ON，
FA_OFF，FB_ON，FB_OFFなるフラツグ領域を設
け、各々１またはφのデータとして蓄えられる。
つまり、Ａ_ONの動作モードでキー入力があつた場
合には、FA_ON＝１とし、次に動作モードがCLK
に合致したとき、Ｍ（φ，φ）←φとして全フラ
ツグを消し、設定は修了したという事でタイマー
時刻一致判定部を通るようになつている。その
後、タイマー設定時刻確認のために動作モードを
変えたとしても、再設定してキー入力をしない限
りタイマー動作は実施されるのである。また各動
作モードに対して専用のフラツグを立ててあるこ
とから、再設定しない他の出力モードに関しては
何の影響も与えないように、フローチヤートで組
んであるのは当然である。

その他、各動作モード、キー入力等の記憶部、
MIN，CHKのフラツグの領域も第５図に挙げら
れている。

以上のように本考案の構成に依れば、各出力の
タイマー動作時刻設定後、少なくとも一度は時計
モードに合致させない限りタイマー動作は実行さ
れないので、当初に述べたような設定途中におい
て出力が動作することはなく、また、本発明では
一度時計モードに戻した後ではいずれの動作モー
ドであつてもタイマー動作可能なので、設定時刻
のチエツク中の一致判定を見逃してしまう不確実
動作を防止出来るわけである。このように、設定
完了である事を通常の動作モード「時計」に戻す
だけで判別し、簡単な構成で、しかも確実に動作
し、操作も容易なプログラムタイマーを提供する
ことが出来るのである。

【図面の簡単な説明】

第１図は本考案の一実施例におけるプログラム
タイマー外観図、第２図は同システム構成図、第
３図は同プログラムタイマーの回路図、第４図は
同プログラムタイマのフローチヤート、第５図は
RAM・MAP、第６図はマイクロコンピユーター
のアーキテクチヤブロツク図である。 １……タイマー、２……デイスプレイ部分、３
……時刻表示素子、４……置数キー、クリヤーキ
ー部。

Claims (1)

【実用新案登録請求の範囲】
1. 数字およびコロンを表示する時刻表示部と、前
   記時刻表示部に表示される時刻を設定する時刻設
   定用の置数キーと、前記置数キーにより置数され
   る表示の動作モードを現時刻モード、時刻調整モ
   ード、タイマーオン時刻モード、タイマーオフ時
   刻モードに切替える切替手段と、基準クロツクパ
   ルス発生源からのクロツクパルスを計数して時計
   の時間を進める時計計数部と、前記切替手段およ
   び前記置数キーにより入力された動作モードおよ
   び動作時刻を記憶する時刻記憶部と、前記時刻記
   憶部に記憶された動作時刻と現時刻とが一致した
   ときに被制御物を制御する出力を出す出力端子
   と、前記切替手段および前記置数キーにより動作
   時刻を設定した後に少なくとも一度前記切替手段
   を現時刻モードに切替えるとタイマーが動作可能
   となる手段を設けたプログラムタイマー。