JPS61222254A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPS61222254A JPS61222254A JP60062110A JP6211085A JPS61222254A JP S61222254 A JPS61222254 A JP S61222254A JP 60062110 A JP60062110 A JP 60062110A JP 6211085 A JP6211085 A JP 6211085A JP S61222254 A JPS61222254 A JP S61222254A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- gate
- potential
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特にメモリセルのトラ
ンスファゲートトランジスタの配置に改良を加えたもの
である。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory device, and particularly to an improved arrangement of transfer gate transistors in a memory cell.
従来、リフレッシュ動作の不要な半導体記憶装置として
は、第３図及び第４図に示すものが知られている。ここ
で、第３図は１セル分の平面図、第４図はその回路図を
示す。Conventionally, as a semiconductor memory device that does not require a refresh operation, those shown in FIGS. 3 and 4 are known. Here, FIG. 3 shows a plan view of one cell, and FIG. 4 shows its circuit diagram.
図において、ＴｌｔＴ＊は一対のドライバトランジスタ
である。ここで、トランジスタＴ１のドレイン領域（Ｄ
Ｉ）７はトランジスタＴ、のゲート電ｉ （ｏｘ ）’
に、トランジスタＴ２のドレイン領域（Ｄｇ）３はトラ
ンジスタＴ１のダート電極（Ｇｔ）’に夫々接続される
。前記トランジスタＴ１ ＋Ｔ、には負荷として高抵抗
素子几□ 、几、が夫々接続され、フ！Ｊ、７’７０ツ
ノ回路を構成している。前記トランジスタＴ１ 、Ｔ、
のソース領域５，６は、夫々コンタクト７□ 、７□を
介してｖｓｓ端子に接続されている。また、前記高抵抗
素子Ｒ１、几、は一端が共通接続し、これがｖｃｃ端子
に接続されている。In the figure, TltT* is a pair of driver transistors. Here, the drain region (D
I) 7 is the gate voltage i (ox)' of the transistor T.
In addition, the drain region (Dg) 3 of the transistor T2 is connected to the dart electrode (Gt)' of the transistor T1, respectively. High resistance elements 几□, 几 are connected as loads to the transistor T1 +T, respectively, and F! J, constitutes a 7'70 horn circuit. The transistors T1, T,
Source regions 5 and 6 are connected to the vss terminal via contacts 7□ and 7□, respectively. Further, one end of the high resistance element R1 is connected in common, and this is connected to the vcc terminal.
前記フリ、プフロ、ゾ回路の各ノードには、夫々トラン
スファゲートトランジスタＴ、、Ｔ４が接続されている
。これらトランジスタＴＩ＋Ｔ４は、メモリセル内部の
データと後記ビット線対のデータのやシとシを行う。こ
れらトランジスタＴ、、Ｔ４の夫々のダート電極Ｊ（Ｇ
ｍ）１９（Ｇ４）は、ワード線（ＷＬ）に接続されてい
る。Transfer gate transistors T, T4 are connected to each node of the FRI, PFRO, and ZO circuits, respectively. These transistors TI+T4 communicate the data inside the memory cell and the data on the bit line pair described later. The dirt electrodes J (G
m) 19 (G4) is connected to the word line (WL).
また、同トランジスタＴＩ＋Ｔ４のドレイン領域１０Ｃ
Ｄ、 ）、１７（Ｄ、 ）は、夫々コンタクト’ｌ ｅ
ｌａｔ−介してピット線（ＢＬ、ＢＬ）に接続されてい
る。更に、トランジスタＴ、、Ｔ、のソース領域１２（
Ｓ、 ）、７３（８４）は、夫々コンタクト’ｍｙ’＠
を介して高抵抗素子Ｒ８，几２に接続されている。なお
、７．はトランジスタＴ。In addition, the drain region 10C of the same transistor TI+T4
D, ) and 17 (D, ) are contact'le
It is connected to the pit lines (BL, BL) via the lat-. Furthermore, the source regions 12 (
S, ), 73 (84) are the contact 'my'@
It is connected to high resistance element R8 and 几2 via. In addition, 7. is a transistor T.
のドレイン領域３とトランジスタＴ１のｆゲート電極４
とのコンタクトを示す。drain region 3 of transistor T1 and f gate electrode 4 of transistor T1.
Indicates contact with.
なお、上記装置において、トランジスタＴｌ 。Note that in the above device, the transistor Tl.
Ｔ、のダート電極４，２と、トランジスタＴＩ＋Ｔ４の
ダート電極８．９ｔ−兼ねるワード線は夫々多結晶シリ
コンからな）、第１層目に形成されている。また、高抵
抗素子Ｂ□ 、Ｒ１も夫々多結晶シリコンからなシ、第
２層目に形成されている。The dirt electrodes 4 and 2 of T, and the word line which also serves as the dirt electrode 8.9t of transistor TI+T4 are formed in the first layer, respectively, of polycrystalline silicon. Furthermore, the high resistance elements B□ and R1 are also made of polycrystalline silicon and are formed in the second layer.
しかしながら、従来の半導体記憶装置によれば、高抵抗
素子几□とトランジスタＴ８、高抵抗素子几、とトラン
ジスタＴ、が夫々型なった構造を有するものの、４個の
トランジスタＴ□〜Ｔａ’ｆｒ２次元上に配置するため
、素子の集積度を向上することが困難である。However, according to the conventional semiconductor memory device, although the high-resistance element □ and the transistor T8 have the same structure as the high-resistance element □ and the transistor T, the four transistors T□ to Ta'fr are two-dimensional. It is difficult to improve the degree of integration of the device because the device is placed on top of the device.
本発明は上記事情に鑑みてなされたもので、素子の高集
積化を図ることのできる半導体記憶装置を提供すること
を目的とする。The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a semiconductor memory device in which elements can be highly integrated.
本発明は、トランス７アダートトランジスタをドライバ
トランジスタ上に重なるように設けることによって、素
子の高集積化を図ったことを骨子とする。The gist of the present invention is to achieve high integration of elements by providing a transformer 7 add transistor so as to overlap the driver transistor.
以下、本発明の一実施例を第１図、第２図及び第５図を
参照して説明する。ここで、第１図は本発明に係る半導
体記憶装置を構成する１つのメモリセルの平面図、第２
図は第１図のＸ−Ｙ−Ｘ線に沿う断面図、第５図は同メ
モリセルの回路図である。Hereinafter, one embodiment of the present invention will be described with reference to FIGS. 1, 2, and 5. Here, FIG. 1 is a plan view of one memory cell constituting a semiconductor memory device according to the present invention, and FIG.
The figure is a sectional view taken along the X-Y-X line in FIG. 1, and FIG. 5 is a circuit diagram of the same memory cell.
図中の２１は、例えばＰ型のシリコン基板である。この
基板２１の表面にはフィールド酸化膜２２が設けられて
いる。このフィールド酸化膜２２で囲まれた基板２１の
素子領域には、ドライバトランジスタＴ１のＮ＋型のと
ス領域（Ｓ□）２３、ドレイン領域（ＤＩ）２４及びβ
ライパトランジスタＴ、のＮ＋型のソース領域（８，）
’５、ドレイン領域（Ｄ、）、？６が夫々設けられてい
る。前記ソース、ドレイン領域２３．２４間のチャネル
上には；多結晶シリ・ンからなるゲートｚ極（Ｇ、）＞
７がｅ−）絶縁８２Ｂを介して設けられている。一方、
ソース、ドレイン領域２５゜２６間のチャネル上には、
多結晶シリコンからなるダート電極（Ｇ、）２９がダー
ト絶縁膜を介して設けられている。21 in the figure is, for example, a P-type silicon substrate. A field oxide film 22 is provided on the surface of this substrate 21. The element region of the substrate 21 surrounded by the field oxide film 22 includes an N+ type source region (S□) 23, a drain region (DI) 24, and a β
N+ type source region (8,) of the Leiper transistor T.
'5, drain region (D,), ? 6 are provided respectively. On the channel between the source and drain regions 23 and 24 is a gate z pole (G, ) made of polycrystalline silicon.
7 is provided via e-) insulation 82B. on the other hand,
On the channel between the source and drain regions 25°26,
A dirt electrode (G, ) 29 made of polycrystalline silicon is provided via a dirt insulating film.
前記トランジスタＴ□ ｓＴＭ上には、トランス７７ゲ
ートトランジスタＴ、、Ｔ４が重なるように設けられて
いる。即ち、トランジスタＴ８のダート電極２７上には
、厚い酸化膜３０を介して例えば多結晶シリコン層をレ
ーザーアニーリング等によ）再結晶化して得られる薄膜
層３１が設けられている。具体的には、Ｎ＋型のソース
領域（Ｓ、）３２、ドレイン領域（Ｄ、）ＪＪが設けら
れている。このソース、ドレイン領域３２゜３３間のチ
ャネル上には、ダート絶縁膜３４を介して多結晶シリコ
ンからなるゲート電極（Ｇ３）３５が設けられている。On the transistor T□sTM, transformer 77 gate transistors T, , T4 are provided so as to overlap with each other. That is, a thin film layer 31 obtained by recrystallizing a polycrystalline silicon layer (by laser annealing or the like) is provided on the dirt electrode 27 of the transistor T8 via a thick oxide film 30. Specifically, an N+ type source region (S, ) 32 and drain region (D, ) JJ are provided. A gate electrode (G3) 35 made of polycrystalline silicon is provided on the channel between the source and drain regions 32 and 33 with a dirt insulating film 34 in between.
このダート電極３５はワード線（ＷＬ）に接続されてい
る。This dirt electrode 35 is connected to a word line (WL).
ここで、前記ソース、ドレイン領域３２゜３３は、ｒ−
）電極３５に対して自己整合的に形成されている。前記
ドレイン領域３３には、コンタクト３６．ヲ介しテヒｙ
） Ｈ（Ｂ Ｌ ） ３ Ｆが接続されている。ま九
、トランスファゲートトランジスタＴ、もトランジスタ
Ｔ、と同様な構造となっている。第１図において、３８
はＮ＋型のソース領域（Ｓ４）、３９はＮ＋型のドレイ
ン領域（Ｄ４）を、４０はダート電極（Ｇ、）を、４１
はドレイン領域３９とコンタクト３６．を介して接続す
るビット線（ＢＬ）を示す。なお、第１図において、コ
／タクト３６．でトランジスタＴ、のドレイン領域（Ｄ
、）’４とトランジスタＴ、の電甑（Ｇ、）＞５とトラ
ンジスタＴ４のソース領域（８４）Ｊ＃とが接続し、コ
ンタクト３６４でトランジスタＴ、のドレイン領域（Ｄ
、Ｃ６とトランジスタＴ１のダート電極（Ｇ□）２７と
トランジスタＴ、のソース領域（Ｓ、）、Ｖ２とが接続
されている。Here, the source and drain regions 32 and 33 are r-
) is formed in a self-aligned manner with respect to the electrode 35. The drain region 33 is provided with a contact 36 . Thank you for your help.
) H(B L ) 3 F is connected. Also, the transfer gate transistor T has the same structure as the transistor T. In Figure 1, 38
is an N+ type source region (S4), 39 is an N+ type drain region (D4), 40 is a dirt electrode (G,), and 41 is an N+ type source region (S4).
are drain region 39 and contact 36. The bit line (BL) connected through the BL is shown. In addition, in FIG. 1, the contact/tact 36. and the drain region (D
, )'4 and the voltage (G, )>5 of the transistor T, are connected to the source region (84) J# of the transistor T4, and the drain region (D
, C6, the dirt electrode (G□) 27 of the transistor T1, the source region (S, ) of the transistor T, and V2 are connected.
次に、前述した構造の装置の動作原理について述べる。Next, the operating principle of the device having the above-described structure will be described.
トランジスタＴｍ＋Ｔ４は、ワード線が低レベルにある
場合、ＮチャネルのＭＯ＆ ）ランジスタであるから非
導通状態にあるが、微少なリーク電流が存在する。この
電流の値は、通常、ドライバトランジスタＴ１＊Ｔｌの
リーク電流よりも大きい。従って、ビット線対ＢＬ。When the word line is at a low level, the transistor Tm+T4 is non-conductive because it is an N-channel MO&) transistor, but there is a small leakage current. The value of this current is typically larger than the leakage current of the driver transistor T1*Tl. Therefore, bit line pair BL.
ＢＬを電源電圧又はそれに準じた高い電圧にしておくこ
とにより、トランジスタＴ１とトランジスタ（負荷素子
）で４、及びトランジスタＴ、とトランジスタ（負荷素
子）Ｔｓで２組のイ／パータ対が出来上がり、これらが
７リツプフロツプ回路を形成している。これにより、ト
ランジスタＴ１〜Ｔ４でデータを保持することができる
。ここで、書き込み動作は、まず、ワード線ＷＬを高電
位にしてトランジスタＴＳｔＴ４ｔ″導通せしめ、ビッ
ト線ＢＬ 、ＢＬｔ−書込みデータに応じてル化又はし
情にすることによりトランジスタＴ、〜Ｔ４のフリ、ｆ
フロッグの状態を決める。次に、ワード線電位を下げて
トランジスタＴ、、Ｔ、ｔ−非導通にし、更にビット線
を共に高電位に戻す。また、読出し動作は、まずワード
線を高電位にしてトランジスタＴ、、Ｔ、を導通状態に
し、メモリセル内の状態に応じてビット線ＢＬ 、ＢＬ
のいずれかの電位が低下するのを検知してデータを読み
出す。By keeping BL at the power supply voltage or a high voltage equivalent to it, 4 I/P pairs are created with the transistor T1 and the transistor (load element), and 2 pairs with the transistor T and the transistor (load element) Ts. form a 7 lip-flop circuit. Thereby, data can be held in the transistors T1 to T4. Here, in the write operation, first, the word line WL is set to a high potential to make the transistor TStT4t'' conductive, and the bit lines BL and BLt are turned on or off according to the write data, thereby freeing the transistors T and T4. , f
Determine the state of the frog. Next, the word line potential is lowered to make transistors T, , T, and t non-conductive, and both bit lines are returned to high potential. In addition, in a read operation, first, the word line is set to a high potential, transistors T, , T are made conductive, and the bit lines BL, BL
The data is read by detecting a drop in the potential of either of the two.
この後、ワード線を低電位に戻し、ビット線ＢＬ 、Ｂ
Ｌを共に高電位に戻す。After this, the word line is returned to a low potential, and the bit lines BL, B
Return both L to high potential.
しかして、本発明によれば、以下に示す効果を有する。According to the present invention, the following effects are achieved.
■ トランスファゲートトランジスタＴ１ 。■ Transfer gate transistor T1.
Ｔ４をドライバトランジスタＴ□ 、Ｔ、上に夫々型な
るように設けるため、２次元平面上に２個のトランジス
タの密度でメモリセルが実現でき、従来と比べ約２倍の
集積度を得ることができる。Since T4 is provided on the driver transistors T□ and T, respectively, a memory cell can be realized with a density of two transistors on a two-dimensional plane, and the degree of integration can be approximately doubled compared to the conventional method. can.
■ ドライバトランジスタのコンダクタンスとトランス
ファゲートトランジスタのそれとの比（β比）を大きく
とシやすく高集積化し易い。■ If the ratio (β ratio) between the conductance of the driver transistor and that of the transfer gate transistor is large, it is easy to achieve high integration.
なお、通常、このβ比はメモリセルの安定度を高めるた
めに大きくとる必要があシ、ドライバトランジスタのチ
ャネル幅を大きく、トランスファゲートトランジスタの
チャネル長を大きくとっているが、これはそれだけ余分
に面積を要することを意味する。しかし、本発明によれ
ば、薄膜膚３１でソース、ドレイン領域を形成したトラ
ンスファゲートトランジスタのモビリティは基板表面の
ドライバトランジスタに比して小さいため、各トランジ
スタのＬ＋Ｗを最小寸法で実現できる。Note that this β ratio usually needs to be set large in order to improve the stability of the memory cell, so the channel width of the driver transistor and the channel length of the transfer gate transistor are set large; This means that it requires a large area. However, according to the present invention, the mobility of the transfer gate transistor in which the source and drain regions are formed with the thin film layer 31 is smaller than that of the driver transistor on the substrate surface, so that L+W of each transistor can be realized with the minimum size.
■ ビット線の浮遊容量が小さく高速動作しやすい。従
来（第３図）のようにビット線が接合容量をもった場合
と比べ、絶縁膜に取シ囲まれているため、浮遊容量が極
めて小さい。従って、メモリサイズが小さくなることに
よりビ、ト線長が短いことと含まって、ビット線全体の
容量を小さくするため、高速動作を実現できる。■ Bit line stray capacitance is small, making it easy to operate at high speed. Compared to the conventional case (FIG. 3) where the bit line has a junction capacitance, the stray capacitance is extremely small because it is surrounded by an insulating film. Therefore, since the memory size is reduced and the bit line length is shortened, the capacitance of the entire bit line is reduced, so high-speed operation can be realized.
■ メモリセルの７リツプフロ、ｆの負荷として従来の
ように高抵抗のポリシリコン層で実現し、専用のｖｃｃ
の電源配線に接続する応用にも適用可能で、上記■〜■
のメリットは生かされる。■ The memory cell's 7-lip flow, f load is realized with a conventional high-resistance polysilicon layer, and a dedicated VCC
It can also be applied to applications that connect to power supply wiring, and the above ■～■
The benefits of this will be taken advantage of.
以上詳述した如く本発明によれば、素子の高集積化を図
ることが可能な半導体記憶装置を提供できる。As described in detail above, according to the present invention, it is possible to provide a semiconductor memory device in which elements can be highly integrated.
第１図は本発明の一実施例に係る半導体記憶装置のメモ
リセルの平面図、第２図は第１図のｘ−ｙ−Ｘ線に沿う
断面図、第３図は従来の半導体記憶装置のメモリセルの
平面図、第４図は同メモリセルの回路図、第５図は第１
図のメモリセルの回路図である。
２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３，２５，３２．３８・・・Ｎ＋型のソース
領域、２４ 、２６ 、３３ 、３９−Ｎ”ｆ！ｌ（Ｄ
トレイン領域、２Ｆ、２９，３５．４０・・・グー）電
極、２８．３４・・・ダート絶縁膜、３ｏ・・・厚い酸
化膜、３１・・・薄膜層、３６□、３６．・・・コンタ
クト、３７．４１・・・ビット線。
出願人代理人 弁理士 鈴 江 武 彦第１図
第２図
第３図
口＝コ一一−ソース、ドしイン＠宝入゛Ｌ−−Ｊ −−
−ケ°°−ト電極
ロ：コーーーＳ丁氏坑素壬
ローコーー−ＷＬFIG. 1 is a plan view of a memory cell of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the x-y-X line of FIG. 1, and FIG. 3 is a conventional semiconductor memory device. 4 is a plan view of the memory cell, FIG. 4 is a circuit diagram of the same memory cell, and FIG.
FIG. 3 is a circuit diagram of the memory cell shown in FIG. 21...P type silicon substrate, 22...Field oxide film, 23, 25, 32.38...N+ type source region, 24, 26, 33, 39-N''f!l(D
Train region, 2F, 29, 35.40...Goo) electrode, 28.34...Dirt insulating film, 3o...Thick oxide film, 31...Thin film layer, 36□, 36. ...Contact, 37.41...Bit line. Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Mouth = Ko 11 - Source, Dosin @Hoiri゛L--J ---
-Keto Electrode Loco-WL
Claims (3)
マトリクス状に配置された半導体記憶装置において、メ
モリセルのトランスファゲートトランジスタをドライバ
トランジスタ上に重なるように設けたことを特徴とする
半導体記憶装置。(1) A semiconductor memory device in which memory cells having a bistable state are arranged in a matrix on a semiconductor substrate, characterized in that a transfer gate transistor of the memory cell is provided to overlap a driver transistor. .
、ドレイン領域と、これら領域間のチャネル上にゲート
絶縁膜を介して設けられたゲート電極とから構成され、
かつトランスファゲートトランジスタがドライバトラン
ジスタのゲート上に厚い絶縁膜を介して設けられ、多結
晶シリコン層の再結晶により得られたソース、ドレイン
領域と、これら領域間のチャネル上にゲート絶縁膜を介
して設けられたゲート電極とから構成されていることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。(2) The driver transistor is composed of source and drain regions on the surface of the semiconductor substrate, and a gate electrode provided on the channel between these regions with a gate insulating film interposed therebetween,
A transfer gate transistor is provided on the gate of the driver transistor via a thick insulating film, and the source and drain regions obtained by recrystallizing the polycrystalline silicon layer and the channel between these regions are provided via a gate insulating film on the gate of the driver transistor. 2. The semiconductor memory device according to claim 1, further comprising a gate electrode.
ドライバトランジスタのそれより高くし、ビット線電位
が低レベルになる時間長を所定値以上に設定し、各々の
メモリセルに固有の電源配線を省略したことを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。(3) The leakage current of the transfer gate transistor is made higher than that of the driver transistor, the time length for which the bit line potential is at a low level is set to a predetermined value or more, and the power supply wiring specific to each memory cell is omitted. A semiconductor memory device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062110A JPS61222254A (en) | 1985-03-28 | 1985-03-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062110A JPS61222254A (en) | 1985-03-28 | 1985-03-28 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222254A true JPS61222254A (en) | 1986-10-02 |
Family
ID=13190588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062110A Pending JPS61222254A (en) | 1985-03-28 | 1985-03-28 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222254A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245661A (en) * | 1986-04-18 | 1987-10-26 | Hitachi Ltd | Semiconductor memory |
| JPS6337650A (en) * | 1986-08-01 | 1988-02-18 | Hitachi Ltd | Semiconductor memory |
| JPH0685208A (en) * | 1991-12-30 | 1994-03-25 | American Teleph & Telegr Co <Att> | Semiconductor integrated circuit |
| US7306981B2 (en) | 2001-11-16 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor manufacturing method |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (en) * | 1973-05-16 | 1975-01-16 | ||
| JPS5753972A (en) * | 1980-07-24 | 1982-03-31 | Siemens Ag | |
| JPS59130459A (en) * | 1983-01-17 | 1984-07-27 | Hitachi Ltd | Semiconductor memory integrated circuit device |
| JPS60134461A (en) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | Semiconductor memory device |
| JPS60239052A (en) * | 1984-05-14 | 1985-11-27 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1985
- 1985-03-28 JP JP60062110A patent/JPS61222254A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (en) * | 1973-05-16 | 1975-01-16 | ||
| JPS5753972A (en) * | 1980-07-24 | 1982-03-31 | Siemens Ag | |
| JPS59130459A (en) * | 1983-01-17 | 1984-07-27 | Hitachi Ltd | Semiconductor memory integrated circuit device |
| JPS60134461A (en) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | Semiconductor memory device |
| JPS60239052A (en) * | 1984-05-14 | 1985-11-27 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245661A (en) * | 1986-04-18 | 1987-10-26 | Hitachi Ltd | Semiconductor memory |
| JPS6337650A (en) * | 1986-08-01 | 1988-02-18 | Hitachi Ltd | Semiconductor memory |
| JPH0685208A (en) * | 1991-12-30 | 1994-03-25 | American Teleph & Telegr Co <Att> | Semiconductor integrated circuit |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US7306981B2 (en) | 2001-11-16 | 2007-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor manufacturing method |
| US7833851B2 (en) | 2001-11-16 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2918307B2 (en) | Semiconductor storage element | |
| US5732014A (en) | Merged transistor structure for gain memory cell | |
| US6097625A (en) | Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes | |
| JP2005514775A (en) | Memory cell using differential negative resistance field effect transistor | |
| JPH05167041A (en) | Laminated type cmos sram having polysilicon transistor load | |
| KR840007312A (en) | Semiconductor Memory with Multilayer Capacitor Memory Cells | |
| US5281843A (en) | Thin-film transistor, free from parasitic operation | |
| JP3039245B2 (en) | Semiconductor memory device | |
| KR100293079B1 (en) | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors | |
| US5555208A (en) | Static random access memory | |
| JPH06104405A (en) | Static memory | |
| JPS61222254A (en) | Semiconductor memory device | |
| JP4336758B2 (en) | Memory device | |
| JPS62154287A (en) | Semiconductor memory device | |
| JPH0738066A (en) | Junction field dynamic ram and preparation thereof | |
| JPH0727980B2 (en) | Semiconductor device having high resistance layer | |
| JP3400894B2 (en) | Static semiconductor memory device | |
| JPH07302846A (en) | Semiconductor memory device | |
| JPH1092954A (en) | Semiconductor storage device | |
| US5166763A (en) | Static type semiconductor memory device and method of manufacturing thereof | |
| US3705419A (en) | Silicon gate fet-niobium oxide diode-memory cell | |
| JP2563803B2 (en) | Semiconductor memory device | |
| JP3132437B2 (en) | Semiconductor storage device | |
| JPH0158594B2 (en) | ||
| JP2650733B2 (en) | Semiconductor integrated circuit device |