JPS61208698A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS61208698A JPS61208698A JP60049000A JP4900085A JPS61208698A JP S61208698 A JPS61208698 A JP S61208698A JP 60049000 A JP60049000 A JP 60049000A JP 4900085 A JP4900085 A JP 4900085A JP S61208698 A JPS61208698 A JP S61208698A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置、詳しくは、記憶情報を容量結
合によって伝達する半導体記憶装置に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that transmits stored information through capacitive coupling.
従来の技術
従来のＣＭＯＳスタティックメモリは第３図に示すよう
なＭＯＳトランジスタによるフリップフロップ回路構成
になっている。図中のＱ、−’ｂはＮ゛チヤンネル駆動
用ＭＯ８）ランジスタである。2. Description of the Related Art A conventional CMOS static memory has a flip-flop circuit configuration using MOS transistors as shown in FIG. Q and -'b in the figure are N channel drive MO8) transistors.
この駆動用のＮＭＯ５）ランジスタＱ１．（ｈは互いの
ゲート部を各他方のドレイン部に接続する交差結合を行
い、まな各々のドレイン部に負荷素子としてＰＭＯｇ）
ランジスタＱｓ−Ｑｂを接続してフリップフロップ回路
を構成している。ＰＭＯｇ）ランジスタＱｓ−Ｑｂの他
端は電源端子ｖｎＤに接続されている。また、）１ＭＯ
８）ランジスタＱ４．Ｑ２のソース部は電源端子ｖ０に
接続されている。This driving NMO5) transistor Q1. (H performs cross-coupling to connect each gate part to each other's drain part, and PMOg is used as a load element to each drain part)
A flip-flop circuit is constructed by connecting transistors Qs and Qb. PMOg) The other ends of the transistors Qs-Qb are connected to the power supply terminal vnD. Also, )1MO
8) Transistor Q4. The source part of Q2 is connected to the power supply terminal v0.
更に、第３図示回路中の各ノード）ｆ、 、 Ｎ２は、
信号転送［ＮチャンネルＭｏｓトランジスタＱｓ−Ｑａ
を介して、デー−２インＤ、Ｄにそれぞれ接続されてい
る。また墳チャンネルＭＯ８）ランジスタＱｓ ＝９４
のゲート端子にはアドレスラインムＤＤが接続されてい
る。Furthermore, each node) f, , N2 in the third illustrated circuit is
Signal transfer [N channel Mos transistor Qs-Qa
are connected to D-2 ins D and D, respectively. Also, tomb channel MO8) transistor Qs = 94
An address line DD is connected to the gate terminal of the address line DD.
メモリセルを構成する駆動用ＮチャンネルＭＯＳトラン
ジスタＱｔ−Ｑｔが選択されて、データの書込み、読出
しが行われるＫは、データラインＤ、）に情報が伝達さ
れ、内時に、アドレスラインによって）１ＭＯ８）ラン
ジスタＱｓ 、ＱａがＯＡＴ状態にガると、データライ
ンの情報が同ＮＭＯ８）ランジスタＱｓ＝９４を介して
、ツリツブフロップ構成め駆動用ＮＭＯ８）ランジスタ
Ｑ１．Ｑ２に伝達され、情報を書き込むことになる。When the driving N-channel MOS transistors Qt-Qt constituting the memory cell are selected and data is written or read, information is transmitted to the data line D,), and at the same time, information is transmitted to the address line (1MO8) by the address line. When the transistors Qs and Qa enter the OAT state, the information on the data line is transferred to the transistor Q1. It will be transmitted to Q2 and information will be written there.
また情報の読み出しは、フリップフロップ回路構成中の
各ノードＮ、 、Ｎ２の情報を１ＭＯ８）ランジスタＱ
ｓ 、Ｑａ ｔ”介してデータラインＤ、Ｄに伝達する
。Also, to read information, the information of each node N, , N2 in the flip-flop circuit configuration is read from 1MO8) transistor Q.
s, Qa t'' to data lines D and D.
上述したスタティックメモリのメモリセルのマスクレイ
アウトは第４図の構造が知られている。As for the mask layout of the memory cells of the static memory described above, the structure shown in FIG. 4 is known.
第３図中で、１１Ｌ〜１ｄはアルミニウム電極、２はＰ
型半導体層、３はＮ型半導体層、４．５はゲート電極で
ある。In Fig. 3, 11L to 1d are aluminum electrodes, 2 is P
3 is an N-type semiconductor layer, and 4.5 is a gate electrode.
発明が解決しようとする問題点
前記したスタティックメモリは第４図のマスクレイアウ
ト構造に示すように、駆動用ＮＭＯ８）ランジスタＱ１
−Ｑ２及び、負荷用ＰＭＯ１９）ランジスタＱｓ ＝Ｑ
ｂを接続するためのマスクが必要であり。Problems to be Solved by the Invention As shown in the mask layout structure of FIG. 4, the static memory described above has a driving NMO transistor Q1.
-Q2 and load PMO19) transistor Qs =Q
A mask is required to connect b.
高い合せ精度が要求される工程であるために、厳しい設
計ルールが必要である。また接続するコンタクト穴が増
加する程、穴あけ歩留が低下するという問題があった。Since this is a process that requires high alignment accuracy, strict design rules are required. Furthermore, there is a problem in that the drilling yield decreases as the number of contact holes increases.
本発明はこれらの問題点を解決する目的で、コンタクト
穴の数を減少させて、製造が容易な半導体記憶装置を提
供するものである。The present invention aims to solve these problems by reducing the number of contact holes and providing a semiconductor memory device that is easy to manufacture.
・問題点を解決するための手段
本発明は複数のＭｏ５）ランジスタによる交差結合フリ
ップフロップ構成の信号伝達を容量結合によって行った
ものである。- Means for Solving the Problems The present invention uses capacitive coupling to perform signal transmission in a cross-coupled flip-flop configuration using a plurality of Mo5) transistors.
作用
この発明により、コンタクト穴の数を減少させて、製造
が容易な半導体記憶装置を得るものであ ゛る。According to the present invention, it is possible to obtain a semiconductor memory device that is easy to manufacture by reducing the number of contact holes.
実施例
第１図の本発明実施例記憶装置の回路図を用いて詳細に
説明する。Embodiment A detailed explanation will be given using the circuit diagram of a storage device according to an embodiment of the present invention shown in FIG.
図中のＱｌ−９２はにチャンネルの駆動用Ｍｏｓトラン
ジスタである。Ｑｓ＝９４はにチャンネルの信号転送用
ＭＯ８）ランジスタｓ Ｑ５．Ｑ４はＰチャンネルの負
荷用トランジスタ、Ｄ、Ｄはデータライン、ム！＋塾は
アドレスラインである。相補対結合の両ＭＯ８）ランジ
スタＱ１−Ｑｓ及び同Ｑ２−Ｑ６は各々インバータを構
成し、それぞれの端部は電源電位ｖＩ）！＋または接地
電位ｖＩＩに接続されている。インバータのドレイン部
、すなわち、回路中の各ノードＨ，、Ｎ２は信号転送用
の各ＮＭＯ５！）？ンジスタＱｓ ＝Ｑａのドレイン部
またはソース部に接続されておシ、同ＮＭ０５）＝７ン
ジスタＱｓ−Ｑａの他端はそれぞれデータ２インＤ、Ｄ
に接続している。ノードに、は記憶情報を転送する容量
Ｃ１を介して相補対結合の両ＭＯ５）ランジスタＱ２−
Ｑａのゲート電極に接続されており、同両ＭＯ８）ラ
ンジスタＱ２−Ｑ６を駆動する。また、ノードＮ２は容
量ｃ２を介して相補対結合の両ＭＯ８）ランジスタＱ１
゜Ｑ、のゲート電極に接続され、同両ＭＯ５）ランジス
タＱ１−Ｑｓｔ駆動する。このようにして、各ノードＮ
１．Ｎ２の信号は、それすれ容量ｃ、 、ｃ２を介して
、各他方の相補対結合の両Ｍｏｓトランジスタでなるイ
ンバータのゲート電極に伝達される変声結合のフリップ
フロップ回路となっている。Ql-92 in the figure is a Mos transistor for driving the channel. Qs=94 MO8) transistor for channel signal transfer Q5. Q4 is a P-channel load transistor, D and D are data lines, and M! +Juku is an address line. Both MO8) transistors Q1-Qs and Q2-Q6 of complementary pair coupling each constitute an inverter, and each end is connected to the power supply potential vI)! + or ground potential vII. The drain part of the inverter, that is, each node H, N2 in the circuit is connected to each NMO5! for signal transfer. )? The other end of the transistor Qs-Qa is connected to the drain or source part of the transistor Qs = Qa, and the other end of the transistor Qs-Qa is connected to the drain or source part of the transistor Qs = Qa.
is connected to. To the node, both MO5) transistors Q2- are connected in a complementary pair through a capacitor C1 that transfers storage information.
It is connected to the gate electrode of Qa, and drives transistors Q2-Q6 of both MO8). Further, the node N2 is connected to both MO8) transistors Q1 of complementary pair coupling via the capacitor c2.
It is connected to the gate electrode of ゜Q, and drives both MO5) transistors Q1-Qst. In this way, each node N
1. The signal at N2 is transmitted to the gate electrode of an inverter made up of two Mos transistors connected in a complementary pair to each other through the capacitances c, , c2, forming a variable coupling flip-flop circuit.
データが前記フリップフロップに蓄積される手ｌｌ［を
説明する。The manner in which data is stored in the flip-flop will now be described.
データラインＤ、Ｄに情報が伝達されると、アドレスラ
インム。、によって１ＭＯ８）ランジスタＱｓ、Ｑａが
オン状態になり、データラインＤ、Ｄの情報が両ＮＭＯ
８）ランジスタＱｓ−Ｑａを介してフリップフロップの
各ノードＮ１．Ｎ２に伝達される。When information is transmitted to the data lines D and D, the address lines. , 1MO8) transistors Qs and Qa are turned on, and the information on data lines D and D is transferred to both NMOs.
8) Each node N1 . of the flip-flop via transistors Qs-Qa. It is transmitted to N2.
今、一方のデータラインＤが情報”Ｈ＃、他方のデータ
ラインＤが情報“ム”、とすると各ノードＮ、 、Ｎ２
は、それぞれ１［”、・Ｌ”となる。そして、各ノード
’１ ｍＮ２の情報は情報伝達用の容量ａ、、Ｃ，に伝
達される。仁の情報により容量Ｇ１はノードＮ、の１Ｈ
”によって＠Ｈ”に引っばられ、容量結合によって１１
′端の電位を”Ｈ”に押し上げ、ＭＭＯ＆ ）ランジス
タＱｘｔ−オン、ＰＭＯｇ）ランジスタＱａ ｔオフに
し、ノードＮ２端の電位を・Ｌ″にする。Now, if one data line D has information "H#" and the other data line D has information "M", each node N, , N2
are respectively 1['', ·L''. Then, the information of each node '1 mN2 is transmitted to the information transmission capacity a,,C,. According to the information of Jin, the capacity G1 is 1H of node N.
is pulled to @H by ``11'' due to capacitive coupling.
Push up the potential at the node N2 end to "H", turn on the MMO&) transistor Qxt, turn off the PMOg) transistor Qat, and set the potential at the node N2 end to "L".
一方ノードＨ２端の′″Ｌ′Ｌ′電位Ｃ２の容量結合に
よってＨ；端の電位を”Ｌ″に引っばり、ＮＭＯＢトラ
７ジ２／ Ｑ２ｔオフ 、 Ｐ Ｍｏ８ ） ５ ンジ
スタＱａ ’ｆｒオンさせノードＮ、端の電位を・Ｈ・
にする。On the other hand, due to the capacitive coupling of the ``L'' potential C2 at the node H2 end, the potential at the H; end is pulled to "L", NMOB transistor 7 2/Q2t is turned off, P Mo8) 5 transistor Qa'fr is turned on, and the node N, the potential at the end is ・H・
Make it.
アドレス表。が°Ｌ”になっても、相補対結合両ＭＯＳ
トランジスタＱ４．Ｑｓ、同Ｑ２．Ｑ６および両容量Ｃ
１，Ｃ２で構成されるフリップフロップによって信号伝
達をくりかえし各ノードＮ、 、Ｎ２端の電位１それぞ
れ°Ｈ”、“Ｌ”の互いに反転状態に維持する。Address table. Even if becomes °L”, complementary pair coupling both MOS
Transistor Q4. Qs, Q2. Q6 and both capacitances C
The signal transmission is repeated by the flip-flops composed of nodes N, , and C2, and the potentials 1 at the terminals of each node N, , and N2 are maintained in an inverted state of 1°H'' and ``L,'' respectively.
情報の読み出しの場合は、アドレスラインが・Ｈ”にな
り各ＮＭＯｆ！５）ランジスタＱｓ、Ｑａがオンすると
各ノードＮ、 、Ｎ、端の電位がそれぞれデータライン
Ｄ、Ｄに伝達され、蓄積情報を読み出すことになる。When reading information, the address line becomes ・H'' and each NMOf!5) transistors Qs and Qa are turned on, and the potentials at the ends of each node N, , N, are transmitted to the data lines D and D, respectively, and the stored information is read. will be read out.
ところで、本発明の実施例を具現したマスクレイアウト
として、第２図を挙げる。この例は、第４図示の従来例
と比較してわかるように、アルミニウム電極１Ｃの配線
からうンタク□ト穴が取９除かれている。したがって、
とめ分だけ、従来例より製造性も向上する。
□このように容量結合によって信号の伝達を行な
うことにより、従来の構造よりもコンタクト穴を減少さ
せる仁とが出来るようになる。Incidentally, FIG. 2 shows a mask layout embodying an embodiment of the present invention. In this example, as can be seen from a comparison with the conventional example shown in FIG. 4, the removal hole 9 has been removed from the wiring of the aluminum electrode 1C. therefore,
Manufacturability is also improved compared to the conventional example by the amount of the stop.
□ By transmitting signals through capacitive coupling in this way, it is possible to create a structure with fewer contact holes than in the conventional structure.
発明の効果
本発明によって、コンタクト穴を減少させて、容量結合
を有する製造が容易な半導体記憶装置を提供することが
出来る。Effects of the Invention According to the present invention, it is possible to reduce the number of contact holes and provide a semiconductor memory device that has capacitive coupling and is easy to manufacture.
第１図は本発明の一実施例を示すスタティックメモリ回
路図、第２図は本発明実施例スタティックメそすのセル
マスクの平面図、第３図は従来のスタティックメモリ回
路図、第４図は従来のスタティックメモリのメモリセル
のマスクの平面図である。
１１Ｌ、１ｂ、１０，１（１・・・・・・アルミニウム
電極（配線）％２・・・・・・電源ＶＤＤ配線、３・・
・・・・電源ｖ、。
配線、４・・・・・・ＰＭＯＳゲート電極、６・・・・
・・ＮＭＯＳゲート電極、Ｑｌ−Ｑ２−Ｑ３１Ｑ４・・
・・・・１ＭＯ８）ランジスタｓ Ｑ５＊Ｑ６・・・・
・・ＰＭＯＢ）ランジスタ％Ｃ１゜Ｃ２・・・・・・コ
ンデンサ。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Ｎｔ、ｌｈ、ｐｈ’、Ｎ１−−ノード
シーツ。獅−−火１朋に７閾＝イ１Ｌ
ｖ、Ｂ−−デ・タラｆン
第３図
ＡＤＤ−−−アｙレスラｆンFig. 1 is a static memory circuit diagram showing an embodiment of the present invention, Fig. 2 is a plan view of a cell mask of a static memory according to the embodiment of the present invention, Fig. 3 is a conventional static memory circuit diagram, and Fig. 4 is a FIG. 2 is a plan view of a memory cell mask of a conventional static memory. 11L, 1b, 10,1 (1... Aluminum electrode (wiring) %2... Power supply VDD wiring, 3...
...Power source v. Wiring, 4...PMOS gate electrode, 6...
・・NMOS gate electrode, Ql-Q2-Q31Q4・・
...1MO8) Ransistor s Q5*Q6...
・・PMOB) Transistor %C1゜C2・・・・・・Capacitor. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figures Nt, lh, ph', N1--Node sheets. Shi--Fire 1 to 7 thresholds = I 1L v, B--De Tara f-n Figure 3 ADD--Ay Reslan f
Claims (1)
ップの信号伝達を行なう前記交差結合部に容量を具備し
、この容量によって信号伝達を行なうことを特徴とする
半導体記憶装置。A semiconductor memory device characterized in that the cross-coupled portion for transmitting signals of a cross-coupled flip-flop using a plurality of MOS transistors is provided with a capacitor, and the signal is transmitted by the capacitance.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049000A JPS61208698A (en) | 1985-03-12 | 1985-03-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049000A JPS61208698A (en) | 1985-03-12 | 1985-03-12 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208698A true JPS61208698A (en) | 1986-09-17 |
Family
ID=12818916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60049000A Pending JPS61208698A (en) | 1985-03-12 | 1985-03-12 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208698A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833644A (en) * | 1986-08-26 | 1989-05-23 | General Electric Company | Memory cell circuit having radiation hardness |
| US4858195A (en) * | 1986-05-22 | 1989-08-15 | Sony Corporation | Bit line charge sensing apparatus having CMOS threshold voltage compensation |
| US5126279A (en) * | 1988-12-19 | 1992-06-30 | Micron Technology, Inc. | Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique |
| US5204990A (en) * | 1988-09-07 | 1993-04-20 | Texas Instruments Incorporated | Memory cell with capacitance for single event upset protection |
-
1985
- 1985-03-12 JP JP60049000A patent/JPS61208698A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858195A (en) * | 1986-05-22 | 1989-08-15 | Sony Corporation | Bit line charge sensing apparatus having CMOS threshold voltage compensation |
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| US5204990A (en) * | 1988-09-07 | 1993-04-20 | Texas Instruments Incorporated | Memory cell with capacitance for single event upset protection |
| US5126279A (en) * | 1988-12-19 | 1992-06-30 | Micron Technology, Inc. | Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique |
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