JPS6120013B2 - - Google Patents

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JPS6120013B2
JPS6120013B2 JP53135686A JP13568678A JPS6120013B2 JP S6120013 B2 JPS6120013 B2 JP S6120013B2 JP 53135686 A JP53135686 A JP 53135686A JP 13568678 A JP13568678 A JP 13568678A JP S6120013 B2 JPS6120013 B2 JP S6120013B2
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JP
Japan
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template
micromemory
microinstructions
address
stages
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JP53135686A
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Guputa Ramu
Aaru Boora Chandorakaanto
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Unisys Corp
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Burroughs Corp
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Publication date
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Publication of JPS6120013B2 publication Critical patent/JPS6120013B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines

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  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Debugging And Monitoring (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】 発明の背景 データ・プロセツサの分野においては、パイプ
ライン・システムが、数個の順次ステージに分割
された計算能力および組合せ能力を有するシステ
ムであり、その各々は時間の同じ瞬間に独立な組
のデータとともに活動的である。データは、それ
がさらに作用または処理のため一方のパイプライ
ンへ作用されまたは処理される他のパイプライ
ン・ステージから続くものとして観察されらる。
パイプライン・スループツトを増大するために、
新しいデータが第１のステージへ送られ、他方、
古いデータはなおも後のステージにおいて作用さ
れている。すべてのステージが常に使用中である
最大スループツトは、延長された時間期間に亘り
任意のパイプライン・ステージにおいて減多に達
成されない目標である。
たびたびパイプライン・ステージはマイクロプ
ログラム可能であり、その場合、各ステージはマ
イクロ命令に応答する。たとえば、演算エレメン
ト・ステージは、加算、除算、乗算、などのよう
な算術演算を要求するマイクロ命令に応答し、か
つ行なわれるべきブーリアン演算を要求する他の
制御命令に応答する。簡単なメモリ・ステージは
制御マイクロ命令によつて要求されて特定のアド
レスから読み出され、かつ特定のバス，レジスタ
またはステージへ出力し、または特定のアドレス
にデータをストアする。スループツトを最大にす
るように努力するマイクロプログラム可能なパイ
プライン・システム設計においては、適正な制御
マイクロ命令を正しい遂次的順序で種々のステー
ジへ与えるタスクは全く複雑となる。コンピユー
タ・アーキテクチユアの第４年次シンポジウム
（THE FOURTH ANNUAL SYNPOSIUM ON
COMPUTER ARCHITECTURE）のピー・エ
ム・コーゲ（P.M.Kogge）著の「パイプライン
化されたプロセツサのマイクロプラミング（The
Microprogramming of Pipelined Processors）」
の第63頁ないし第69頁を参照されたい。
マイクロプログラム制御パイプライン・ステー
ジの付加的な問題が、ステージ内およびステージ
間のフイードバツク流れが許容されるときに生じ
る。フイードバツク流れはデータがパイプライン
を介しての１回の完全な流れにおいて十分に処理
されるのを許容しかつパイプラインにおける二重
のステージの必要性を除去し、そのステージはそ
れを介して流れるデータの小さな割合のみによつ
て要求される。
パイプラインを介する個別的な組のデータの流
れを制御する１組のマイクロ命令がテンプリツト
（remplate）である。パイプラインを介してのデ
ータの全体的な流れは一連のテンプリツトによつ
て制御されることになる。テンプリツトはストア
されなければならずかつ衝突をさけるべき態様で
パイプライン・ステージへ給送されなければなら
ない。これは特に重要となりかつパイプライン・
フイードバツクを包含する場合にますます困難と
なる。
発明の目的および概要 それゆえに、この発明の目的は、マイクロプロ
グラム可能なシステムのための改良されたテンプ
リツト制御マイクロ命令記憶システムを提供する
ことである。
この発明の他の目的は、正しいシーケンスで自
動的に制御マイクロ命令をパイプライン・システ
ムへ与えるためのテンプリツト記憶システムを提
供することである。
この発明のさらに他の目的は、フイードバツク
を有しまたは許容するマイクロプログラム可能な
パイプライン・システムのため簡単で信頼できる
態様で自動的にかつ遂次的にマイクロ命令を与え
るためのテンプリツト記憶システムを提供するこ
とである。
この発明の上述の目的および他の目的は、マイ
クロプログラム可能なパイプライン・システムの
各ステージのための少なくとも１個のマイクロ命
令を含む複数個のマイクロ命令をアドレス自在に
ストアするためのマイクロメモリ記憶システムを
提供することによつて理解されよう。マイクロメ
モリ・アドレス・レジスタ・システムはマイクロ
メモリ・システムをアドレス指定して、マイクロ
プログラム可能なパイプライン・システムの各ス
テージのため遂次的にマイクロ命令を与える。
上述のシステム形態および動作的な詳細は簡略
化された態様で指示される。この発明の他の特徴
は添付図面と行なう以下詳細な説明からより一層
明らかとなろう。
好ましい実施例の説明 好ましい発明のパイプライン・テンプリツト制
御機構は複数個のマイクロプログラム可能なステ
ージを介してのデータの流れを制御しかつ処理す
る働きをする（第１図参照）。データはデータ入
力チヤンネル１１を介してステージへ入力され、
かつ連続的にステージ２，３，４および５を介し
データ出力チヤンネル１３へパイプライン化され
る。各ステージ１−５は関連の出力フアイル・レ
ジスタ１５を有して、連続するステージへのデー
タの流れまたはデータ出力チヤンネル１３への流
れを容易にする。各ステージ１−５はまた、制御
ユニツト１９から、受けられたマイクロコード化
された命令ｎ１ないしｎ５のための制御入力１７
を含む。
デイー・エイチ・ローリエ（D.H.Lawie）ほか
の名で1956年５月３日にアメリカ合衆国で出願さ
れたアメリカ衆国特許出願番号第682586号の「多
次元並列アクセス・コンピユータ・メモリ
（Multidimensional Parallel Access Computer
Memory）」（これは、本願の出願人に譲渡され
た）では、この発明のステージ１ないし５は並列
プロセサのメモリ、整列および処理ステージとし
て考えられる。その各ステージがマイクロプログ
ラム可能でありかつすべてのステージがともにデ
ータの流れおよび処理に関するパイプライン化さ
れた機能で機能する限り、この発明は並列または
直列プロセサとともに用いられてもよい。
各パイプライン・ステージ１−５はその制御入
力１７へ与えられるマイクロコード化命令に応答
する。たとえば、マイクロコード命令ｎ１はステ
ージ１を制御してデータ入力チヤンネル１１から
データをストアしまたはデータをステージ２へ転
送する。ストアされまたは転送されるべきデータ
のアドレスは、そのアドレスが容易にある他のソ
ース（図示せず）から供給されるのでコード命令
ｎ１内に供給される必要がない。
好ましい実施例では、制御ユニツト１９はサイ
クル毎にマイクロコード命令ｎ１ないしｎ５を出
してパイプライン・ステージ１ないし５の同時機
能を制御する。マイクロコード命令ｎ１ないしｎ
５は複数個のテンプリツト・マイクロメモリ
TMM１ないしTMM５にそれぞれストアされ
る。（第２図参照）。各マイクロメモリTMM１な
いしTMM５は、個合に関連のテンプリツト・マ
イクロメモリ・アドレス・レジスタTMMA１な
いしTMMA５によつてそれぞれアドレス指定さ
れる。
テンプリツト・マイクロメモリ・アドレスは、
新しいテンプリツトが第４図に示されるようにテ
ンプリツトＴ１に対する時間期間１で始動される
べきであるたび毎にTMMアドレス・バス２１を
介してレジスタTMMA１へ供給される。次のク
ロツク期間にTMMA１のアドレスはTMMA２へ
転送されかつTMMA１が１個のアドレス・ユニ
ツトだけ転送される。各クロツク期間にTMMA
１にストアされたアドレスはTMMA２へ転送さ
れ、TMMA２のアドレスはTMMA３へ転送さ
れ、TMMA３のアドレスはTMMA４へ転送さ
れ、かつTMMA４のアドレスはTMMA５へ転送
される。
TMMA１は与えられたテンプリツトすなわち
テンプリツトＴ１に対する時間期間２および３に
対して１クロツク期間だけ増分される。与えられ
たテンプリツト（テンプリツトＴ１に対して時間
期間３）のためマイクロ命令ｎ１を発生するとい
う結論に従つて、TMMA１は、リセツト（すな
わち、パイプライン・ステージ１ないし５におい
て何の機能も始動しないマイクロ命令ｎ１ないし
ｎ５の発生を有効にするアドレスヘリセツト）ま
たは新しいテンプリツトの始まりへセツトのいず
れかである。
テンプリツト・マイクロメモリTMM１ないし
TMM５をアドレス指定する上述の方法は同じも
のの記憶構造を規定する。たとえば、与えられた
テンプリツトのための初期制御命令ｎ１ないしｎ
５はそれらのそれぞれのマイクロメモリTMM１
ないしTMM５において同じアドレスですべてス
トアされる。同じ記憶パターンは、各テンプリツ
トの後続の制御命令ｎ１ないしｎ５に対してもそ
のままである。
代替の実施例では、第３図を参照すると、アド
レス・レジスタTMMA１はすべてのパイプライ
ン制御信号ｎ１ないしｎ５を与えるようにプログ
ラムされたシングル・テンプリツト・マイクロメ
モリTMM１，TMM２，TMM３，TMM４，
TMM５をアドレス指定する。一旦アドレス指定
されると、テンプリツト・マイクロメモリは制御
命令ｎ１を直接与え、かつレジスタＲ２，Ｒ３，
Ｒ４，Ｒ５に他のすべての制御命令をストアす
る。続いて、レジスタＲ２，Ｒ３，Ｒ４，Ｒ５が
クロツクされて制御命令ワードｎ２を与えかつレ
ジスタＲ３，Ｒ４，Ｒ５に残りの制御命令をスト
アする。このプロセスは、制御命令ｎ５がレジス
タＲ５からクロツクされてしまうまで所定の方法
で続けられる。
第２図および第３図の実施例は、所望すれば、
混成態様で組合せられてもよい。たとえば、第２
図の実施例は最後の２回の制御ワード・セグメン
トｎ４およびｎ５以外のすべてを与えるために用
いられてもよく、かつ第３図の実施例は最後の２
個の制御ワード・セグメントｎ４およびｎ５を発
生するために利用されてもよい。
１組の制御命令はテンプリツトを含む。テンプ
リツトは遂次的に次々に生じる（第４図参照）。
図示されているように、テンプリツトは、第４図
において、パイプライン・ステージ対時間のチヤ
ート上で対角線的に分けられた領域を占有する。
第１のテンプリツトＴ１はパイプライン・ステー
ジ１のため時間期間１ないし３を占有し、その場
合パイプライン・ステージ１は与えられた制御命
令ｎ１に応答する。第１のテンプリツトＴ１によ
つて取り巻かれた領域はそのチヤートに示される
ように時間期間５ないし７へ対角線的に続く。第
１のテンプリツトＴ１によつて取り巻かれた領域
は前方対角線２３および後方対角線２５によつて
囲まれている。前方対角線２５はまた次のテンプ
リツトＴ２の前方対角線として働く。代替的に、
テンプリツトＴ２は所望すれば１またはそれ以上
の時間期間遅延されることができる。テンプリツ
トＴ２は後方対角線２７を有する。テンプリツト
Ｔ２はステージ１を制御しており、他方前のテン
プリツトＴ２はステージ５を制御しているという
ことが明らかである。この重なつている態様で、
すべてのパイプライン・ステージが使用中に保た
れる。図示にようにＴ２は４個の時間期間に及ん
でおり、したがつてそれはパイプライン・ステー
ジ１−５の少なくとも１個においてそのタスクを
完了するために少なくとも４個の時間期間を必要
とするということを示している。後続のテンプリ
ツト（すなわち、Ｔ３およびＴ４）が順次続く。
テンプリツトを出すための制御はこの発明では
簡単である。テンプリツトＴ１のためのアドレス
はテンプリツト・マイクロメモリ・アドレス・レ
ジスタTMMA１へ給送されてそのシーケンスを
始動する。テンプリツトＴ２のためのアドレスの
あとの３個の時間期間はレジスタTMMA１へ送
られる。テンプリツトＴ３のためのアドレスのあ
との４個の時間期間はレジスタTMMA１へ送ら
れる。制御命令ｎ１ないしｎ５の発生は上述した
ように正しい順序で自動的に遂次与えられる。
この発明はフイードバツクを有するパイプライ
ンまで容易に拡張される（第５図参照）。パイプ
ライン・ステージ３のための出力レジスタ１５
は、２個の部分、すなわちパイプライン・ステー
ジ４を給送するための出力レジスタ１５ａとデー
タをデータ出力チヤンネル１３へ与えるための出
力レジスタ１５ｂとから成る。同様にパイプライ
ン・ステージ４のための出力レジスタ１５は２個
の部分、すなわちパイプライン・ステージ５を給
送するための出力レジスタ１５ｃとパイプライ
ン・ステージ４を介してデータを循環させるため
の出力レジスタ１５ｄとから成る。
第６図を参照して、第５図のパイプライン回路
網のための制御命令ｎ１ないしｎ５は、テンプリ
ツト・マイクロメモリTMM１ないしTMM８，
TMM２またはTMM７からマイクロワードｎ２
を与えるためのORゲート２７，TMM４または
TMM５からｎ４を与えるためのORゲート２９お
よびTMM５またはTMM６からｎ５を与えるた
めのORゲート３３を含む。このように、５個の
物理的なパイプライン・ステージが８個の事実上
のステージとして制御される。
テンプリツトＴ５（第７図参照）は第５図のフ
イードバツク・パイプライン・ステージのための
典型的な制御テンプリツトを示す。テンプリツト
Ｔ６に示される４個のステージ−時間領域が点３
７，３９，４１および４３によつて示されるよう
なテンプリツトＴ５において用いられることが注
目される。点３７，３９，４１および４３によつ
て示されるようにテンプリツト「スピルーオーバ
（spill−over）」を防止するために、テンプリツ
トは図示のような５個のリアル・ステージに対す
るよりむしろ８個の事実上のステージに対して設
計されることができる。点３７はTMM５におい
てコード化され、点３９はTMM６においてコー
ド化され、点４１はTMM７においてコード化さ
れかつ点４３はTMM８においてコード化され
る。しかしながら、すべての８個のステージをリ
アルに作るのは不十分でありかつフイードバツク
動作がわずかなテンプリツトによつてのみ要求さ
れるような条件下ではすべてのステージを比較的
使用中に保てない。
テンプリツト５はまた、影のつけられている領
域４５，４７，４９および５１によつて示される
ように制御のために用いられない４個のステージ
−時間領域を含む。このように、テンプリツト６
はテンプリツト５と同じ形式を有するテンプリツ
トであり、そのため用いられない領域４５，４
７，４９および５１は点４１，４３．４５および
４７によつて示されるテンプリツト５のオーバフ
ローによつてこれらの領域の使用を許容する。テ
ンプリツトＴ５のようなオーバフローテンプリツ
トに面するとき、すべてがクリア（すなわち、Ｔ
６時間期間の間に何もせずかつ次のテンプリツト
としてＴ７を始動する）するまでテンプリツト・
マイクロメモリ・アドレス指定レジスタは新しい
テンプリツトをアドレス指定する必要はなくまた
はテンプリツトＴ６のための非競合テンプリツト
（たとえばテンプリツトＴ５の形式のテンプリツ
ト）のみを送らなければならない。
自動的にかつ遂次的に制御マイクロワードをパ
イプライン回路網のマイクロプログラム可能なス
テージへ与えるテンプリツト・マイクロメモリお
よび制御ユニツトのための特定の実施例が説明さ
れた。この発明のある程度の特殊性で説明された
けれども、この発明の開示は例示によつて成され
たものでありかつ当業者にとつて明らかな部分の
組合せおよび構成における変化はこの発明の範囲
および精神から逸脱することなく成されてもよい
ということが理解されるべきである。一例とき
て、デコーダが制御ユニツトおよびパイプライ
ン・ステージ間に用いられて、パイプライン・ス
テージへの制御命令に基づきデータを通過させる
前にテンプリツト・マイクロメモリにストアされ
た制御データをデコーダまたは修正してもよい。
【図面の簡単な説明】
第１図はこの発明のパイプライン・オペレーテ
イング・システム環境を図解するブロツク図であ
る。第２図は第１図のパイプライン環境に用いる
ためこの発明のテンプリツト・マイクロメモリ・
システムを描写する図である。第３図はテンプリ
ツト・マイクロメモリ・システムの代替の実施例
を描写する図である。第４図は第１図のパイプラ
イン・システムを制御するためのテンプリツトの
レイアウトを示すタイミング・チヤートである。
第５図は、パイプライン・ステージ間のフイード
バツクが生じる第１図のパイプライン・オペレー
テイング・システムを図解するブロツクダイヤグ
ラムである。第６図は第５図のパイプライン環境
に用いるためのこの発明のテンプリツト・マイク
ロメモリ・システムを描写する図である。第７図
は第５図のパイプライン・システムを制御するた
めのテンプリツトのレイアウトを示すタイミン
グ・チヤートである。 図において、１５は出力フアイル・レジスタ、
１７は制御入力、１９は制御ユニツト、２１は
TMMアドレス・バス、２７，２９，３１，３３
はORゲートを示す。

Claims (1)

  1. 【特許請求の範囲】 １ 一連のアドレスされたマイクロ命令を、パイ
    プライン化されたデータ処理システムへ与えるた
    めのテンプリツト・マイクロメモリ構造であつ
    て、 マイクロ命令をストアするための複数個のアド
    レス可能なテンプリツト・マイクロメモリ・ユニ
    ツトと、 複数個のマイクロプログラム可能なパイプライ
    ン化されたステージとを備え、前記複数個のステ
    ージの中の各々のステージは、前記複数個のテン
    プリツト・マイクロメモリ・ユニツトにおける少
    なくとも１つのテンプリツト・マイクロメモリ・
    ユニツトに関連しかつ前記少なくとも１つのテン
    プリツト・マイクロメモリ・ユニツトからアドレ
    スされたマイクロ命令を受取り、前記複数個のス
    テージの少なくとも１つのステージが前記複数個
    のテンプリツト・マイクロメモリ・ユニツトにお
    ける少なくとも２つのテンプリツト・マイクロメ
    モリ・ユニツトからアドレスされたマイクロ命令
    を受取り、 前記複数個のアドレス可能なテンプリツト・マ
    イクロメモリ・ユニツトに接続されたテンプリツ
    ト・マイクロメモリ・ユニツト手段をさらに備え
    前記テンプリツト・マイクロメモリ・ユニツト手
    段は、前記複数個のテンプリツト・マイクロメモ
    リ・ユニツトにおける各々のテンプリツト・マイ
    クロメモリ・ユニツトにおいて、その中にストア
    されているマイクロ命令を同時にアドレスし、前
    記アドレス手段は、第１のアドレスレジスタを含
    み、前記第１のアドレスレジスタの後には複数個
    の直列接続されたアドレスレジスタが続き、前記
    第１のアドレスレジスタは最初に第１の命令アド
    レスをストアし、かつ前記パイプライン化された
    データ処理システムを介するデータの流れと同期
    して一連のマイクロ命令アドレスを介して遂次的
    にインクリメントされ、前記後続の複数個のアド
    レスレジスタにおける各々のアドレスレジスタ
    は、その直列に先行するアドレスレジスタに既に
    ストアされたアドレスを一時的にかつ遂次的にス
    トアし、前記後続の複数個のアドレスレジスタに
    おける各々のアドレスレジスタと、前記第１のア
    ドレスレジスタとは、前記複数個のアドレス可能
    なテンプリツト・マイクロメモリ・ユニツトの単
    一のユニツトと個別的に関連して前記単一のユニ
    ツトにストアされたマイクロ命令をアドレスし、
    これによつて、前記複数個のアドレス可能なテン
    プリツト・マイクロメモリ・ユニツトには一連の
    マイクロ命令アドレスが与えられかつ前記パイプ
    ライン化されたデータ処理システムには一連のア
    ドレスされたマイクロ命令が与えられる、テンプ
    リツト・マイクロメモリ構造。 ２ 前記少なくとも２つのテンプリツト・マイク
    ロメモリ・ユニツトからアドレスされたマイクロ
    命令を受取る前記少なくとも１つのステージにお
    けるマイクロプログラム可能なロジツクステージ
    の各々を前記少なくとも２つのテンプリツト・マ
    イクロメモリ・ユニツトと相互接続して前記アド
    レスされたマイクロ命令を受取るOR論理手段を
    さらに備えた、特許請求の範囲第１項記載のテン
    プリツト・マイクロメモリ構造。 ３ 前記第１のアドレスレジスタは、前記パイプ
    ライン化されたデータ処理システムを介して流ね
    れるデータとクロツク周期されたインクリメート
    される、特許請求の範囲第２項記載のテンプリツ
    ト・マイクロメモリ構造。 ４ 前記第１のアドレスレジスタは、前記パイプ
    ライン化されたデータ処理システムを介して流れ
    るデータとクロツク周期されたインクリメントさ
    れる、特許請求の範囲第１項記載のテンプリツ
    ト・マイクロメモリ構造。
JP13568678A 1977-11-17 1978-11-02 Templit micromemory structure Granted JPS5475935A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/838,070 US4228497A (en) 1977-11-17 1977-11-17 Template micromemory structure for a pipelined microprogrammable data processing system

Publications (2)

Publication Number Publication Date
JPS5475935A JPS5475935A (en) 1979-06-18
JPS6120013B2 true JPS6120013B2 (ja) 1986-05-20

Family

ID=25276177

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13568678A Granted JPS5475935A (en) 1977-11-17 1978-11-02 Templit micromemory structure

Country Status (5)

Country Link
US (1) US4228497A (ja)
JP (1) JPS5475935A (ja)
DE (1) DE2847575C2 (ja)
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