JPS61196371A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS61196371A JPS61196371A JP3635285A JP3635285A JPS61196371A JP S61196371 A JPS61196371 A JP S61196371A JP 3635285 A JP3635285 A JP 3635285A JP 3635285 A JP3635285 A JP 3635285A JP S61196371 A JPS61196371 A JP S61196371A
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- JP
- Japan
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- register
- vector
- element group
- data
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特にベクトル演算中
に一つの配列中で一定間隔ごとに一定個数連続した要素
を参照する場合に好適なベクトルデータ転送手段を備え
たベクトル処理装置に関する。
に一つの配列中で一定間隔ごとに一定個数連続した要素
を参照する場合に好適なベクトルデータ転送手段を備え
たベクトル処理装置に関する。
従来、科学技術計算に頻繁に現われる大型行列計算など
の高速処理を行うベクトル処理装置が種々提案されてい
る。その一つに、ベクトル処理装置に含まれる複数個の
パイプライン演算器の高速性、並列性が有効に発揮でき
るように、演算データの転送能力を向上させるべく、ベ
クトルレジスタとそのチェイニング機能を有するベクト
ル処理装置がある（例えば米国特許４，１２８，８８０
号参照）。この中でベクトルレジスタは、主記憶装置上
に格納されているデータを一担取り込んで任意の演算器
へ送り、又、演算の中間結果のデータを一時的に保持し
、最終結果のデータのみを主記憶装置へストアする役割
をしており、演算のためのデータ転送能力を高めている
点において非常に有効な方法である。
の高速処理を行うベクトル処理装置が種々提案されてい
る。その一つに、ベクトル処理装置に含まれる複数個の
パイプライン演算器の高速性、並列性が有効に発揮でき
るように、演算データの転送能力を向上させるべく、ベ
クトルレジスタとそのチェイニング機能を有するベクト
ル処理装置がある（例えば米国特許４，１２８，８８０
号参照）。この中でベクトルレジスタは、主記憶装置上
に格納されているデータを一担取り込んで任意の演算器
へ送り、又、演算の中間結果のデータを一時的に保持し
、最終結果のデータのみを主記憶装置へストアする役割
をしており、演算のためのデータ転送能力を高めている
点において非常に有効な方法である。
このようなベクトル処理装置では、主記憶装置上の配列
データの要素のうち、一定アドレス間隔ごとの要素を１
回ずつ読み込んで一つのベクトルレジスタ上に転送する
場合、読み込みの対象となる要素のアドレスを直接計算
しアクセスできるのが普通である。一方、配列内の要素
を複数個ずつ参照したり、アドレス間隔が一定でない要
素を集めて一つのベクトルデータとして参照する場合に
は、参照する要素の主記憶装置上のアドレスを示すベク
トルインデックスを作成し、これに従ってデータを読み
込み、ベクトルレジスタ上に転送する。しかし、ベクト
ルインデックスを使用する読み込みは、アドレスを直接
計算する場合に比べ。
データの要素のうち、一定アドレス間隔ごとの要素を１
回ずつ読み込んで一つのベクトルレジスタ上に転送する
場合、読み込みの対象となる要素のアドレスを直接計算
しアクセスできるのが普通である。一方、配列内の要素
を複数個ずつ参照したり、アドレス間隔が一定でない要
素を集めて一つのベクトルデータとして参照する場合に
は、参照する要素の主記憶装置上のアドレスを示すベク
トルインデックスを作成し、これに従ってデータを読み
込み、ベクトルレジスタ上に転送する。しかし、ベクト
ルインデックスを使用する読み込みは、アドレスを直接
計算する場合に比べ。
転送時間が長い欠点を有している。
本発明の目的は、ベクトルレジスタを備えたベクトル処
理装置において、主記憶装置上に一定アドレス間隔を隔
てて記憶されている一定語数ずつのデータ全体の集まり
を、一つのベクトルレジスタ上に転送する場合に、ベク
トルインデックスを使用せずに主記憶装置上のアドレス
を逐次計算し主記憶装置から読み込むことにより、該ベ
クトルレジスタに高速に転送することにある。
理装置において、主記憶装置上に一定アドレス間隔を隔
てて記憶されている一定語数ずつのデータ全体の集まり
を、一つのベクトルレジスタ上に転送する場合に、ベク
トルインデックスを使用せずに主記憶装置上のアドレス
を逐次計算し主記憶装置から読み込むことにより、該ベ
クトルレジスタに高速に転送することにある。
本発明は、主記憶装置上に記憶されたある配列データを
ａｌ （ｉ＝＝ｏ、１，２．・・・）で表し、あらか
じめ与えられた正の整数Ｐｖ’Ｔ及びＳがあるとき＊
（ａｏｌ ａＰ Ｉ ａ２．９・・・ａ（ｖ−ｓ）ｐ
）なる要素群に続いて（ａｓ ｖ ａｑ＋ｖ ＋ ａｍ
＋ｚ ｔ ＊ａ ｇ＋（ｑ −＋ ｊｐ ）なる要素群
、更に続いて（８２ｍ＊ａ、 ｑ＋Ｐ ＋ ａ、 ！
＋２ Ｐ ｌ ａｔ ｌｉ？（（−１）？ ） ”
’ｓというように、配列ａｌの要素を選択して全体とし
てベクトル長Ｎのベクトルデータとして参照するベクト
ル演算において、従来方式のようにベクトルインデック
スレジスタ上にＮ個の配列データの主記憶装置上の位置
を指し示すポインタを作成し、それを参照することは避
けて、ｐを指定するレジスタと、ｑをカウントするカウ
ンタ、Ｓを指定するレジスタ、ベクトル長Ｎを指定する
レジスタを設け、これらのレジスタ群の内容を使って。
ａｌ （ｉ＝＝ｏ、１，２．・・・）で表し、あらか
じめ与えられた正の整数Ｐｖ’Ｔ及びＳがあるとき＊
（ａｏｌ ａＰ Ｉ ａ２．９・・・ａ（ｖ−ｓ）ｐ
）なる要素群に続いて（ａｓ ｖ ａｑ＋ｖ ＋ ａｍ
＋ｚ ｔ ＊ａ ｇ＋（ｑ −＋ ｊｐ ）なる要素群
、更に続いて（８２ｍ＊ａ、 ｑ＋Ｐ ＋ ａ、 ！
＋２ Ｐ ｌ ａｔ ｌｉ？（（−１）？ ） ”
’ｓというように、配列ａｌの要素を選択して全体とし
てベクトル長Ｎのベクトルデータとして参照するベクト
ル演算において、従来方式のようにベクトルインデック
スレジスタ上にＮ個の配列データの主記憶装置上の位置
を指し示すポインタを作成し、それを参照することは避
けて、ｐを指定するレジスタと、ｑをカウントするカウ
ンタ、Ｓを指定するレジスタ、ベクトル長Ｎを指定する
レジスタを設け、これらのレジスタ群の内容を使って。
参照の対象となる配列データの要素ａｊ （Ｊ＝Ｏ＊Ｐ
＋ ２ Ｐ＋ ”’ （ｑ １）Ｐ＋ Ｓｓ ｓ＋ｐ、
ｓ＋２ｐ、・・・ｓ＋ （ｑ−１）ｐ＋ ２ｓ、２ｓ十
ｐ・・・）を主記憶装置上から読み込み、ベクトルレジ
スタ上に書き込むように制御することを特徴としている
。
＋ ２ Ｐ＋ ”’ （ｑ １）Ｐ＋ Ｓｓ ｓ＋ｐ、
ｓ＋２ｐ、・・・ｓ＋ （ｑ−１）ｐ＋ ２ｓ、２ｓ十
ｐ・・・）を主記憶装置上から読み込み、ベクトルレジ
スタ上に書き込むように制御することを特徴としている
。
以下、これを間けつベクトルロード方式と名付ける。
第２図は本発明が適用されるベクトル処理装置の全体構
成を示したもので、１はベクトルレジスタ（ＶＲ）、２
はデータ分配回路、３はデータ選択回路、４は演算器、
５は主記憶装置、６は記憶制御装置である。ベクトルレ
ジスタ１はベクトルを形成する一連のエレメント・デー
タ（以下、単にデータという）を格納することができ、
ニーでは、各々のベクトルレジスタは８バイト長のデー
タを１２８個格納できるとしている。
成を示したもので、１はベクトルレジスタ（ＶＲ）、２
はデータ分配回路、３はデータ選択回路、４は演算器、
５は主記憶装置、６は記憶制御装置である。ベクトルレ
ジスタ１はベクトルを形成する一連のエレメント・デー
タ（以下、単にデータという）を格納することができ、
ニーでは、各々のベクトルレジスタは８バイト長のデー
タを１２８個格納できるとしている。
ベクトル命令は主記憶装置５に格納されているが、これ
を記憶制御装置７に取り込む、記憶制御装置７において
ベクトル命令が解読され、演算に必要なデータが主記憶
装置５からデータ分配回路２を通りベクトルレジスタ１
へ読み出される。ベクトルレジスタ１に取り込まれたデ
ータはデータ選択回路３を通り、所望の演算器４に送ら
れて演算が行われ、結果がデータ分配回路２を通って再
びベクトルレジスタ１へ書き込まれる。演算器４は浮動
小数点加算器１乗算器などのそれぞれ独立した複数の演
算器からなる。このような演算器４とベクトルレジスタ
１間のデータ転送を繰り返した後、得られた最終結果デ
ータがベクトルレジスタ１から選択回路３を通り、記憶
制御装置ｆ７経由で主記憶装置１５へ書き込まれる。
を記憶制御装置７に取り込む、記憶制御装置７において
ベクトル命令が解読され、演算に必要なデータが主記憶
装置５からデータ分配回路２を通りベクトルレジスタ１
へ読み出される。ベクトルレジスタ１に取り込まれたデ
ータはデータ選択回路３を通り、所望の演算器４に送ら
れて演算が行われ、結果がデータ分配回路２を通って再
びベクトルレジスタ１へ書き込まれる。演算器４は浮動
小数点加算器１乗算器などのそれぞれ独立した複数の演
算器からなる。このような演算器４とベクトルレジスタ
１間のデータ転送を繰り返した後、得られた最終結果デ
ータがベクトルレジスタ１から選択回路３を通り、記憶
制御装置ｆ７経由で主記憶装置１５へ書き込まれる。
たとえばベクトルａ、ｌｂの加算を行い、その結果をベ
クトルαに入れる場合は次のようになる。
クトルαに入れる場合は次のようになる。
■ ＬＶＲＶＲＯ，ｃＬ （ペクト／Ｌ／＆をＶＲＯ八
格へ） ■ ＬＶＲＶＲ２，ｌｂ （ベクトル１ｂをｖＲ２八
格へ） ■ Ｖ Ｅ Ｍ Ｖ Ｒ４、Ｖ ＲＯ、Ｖ Ｒ２（＆
＋ Ｔｏ →ＶＲ４） ■ ５ＴＶＲＶＲ４，ｔ Ｃ＆＋Ｔｏ（１）結果をＣ
へ格納） この例の場合、まず■の処理で主記憶装置５上のベクト
ルλの内容がベクトルレジスタＶＲＯへ格納され、次に
■の処理で主記憶袋！！５上のベクトル１ｂの内容がＶ
Ｒ２へ格納される。その後、■の処理でＶＲＯとＶＲ２
の内容が加算され、結果がＶＲ４へ格納される。加算の
演算がすべて終了すると１次に■の処理でＶＲ４の内容
が主記憶装置！５上のベクトルαへ格納される。
格へ） ■ ＬＶＲＶＲ２，ｌｂ （ベクトル１ｂをｖＲ２八
格へ） ■ Ｖ Ｅ Ｍ Ｖ Ｒ４、Ｖ ＲＯ、Ｖ Ｒ２（＆
＋ Ｔｏ →ＶＲ４） ■ ５ＴＶＲＶＲ４，ｔ Ｃ＆＋Ｔｏ（１）結果をＣ
へ格納） この例の場合、まず■の処理で主記憶装置５上のベクト
ルλの内容がベクトルレジスタＶＲＯへ格納され、次に
■の処理で主記憶袋！！５上のベクトル１ｂの内容がＶ
Ｒ２へ格納される。その後、■の処理でＶＲＯとＶＲ２
の内容が加算され、結果がＶＲ４へ格納される。加算の
演算がすべて終了すると１次に■の処理でＶＲ４の内容
が主記憶装置！５上のベクトルαへ格納される。
第３図は本発明により主記憶装置５上のデータをベクト
ルレジスタ１上に転送する処理の概略を示したものであ
る。この例は、主記憶装置５上で４個ずつの３つの要素
群ａｏ−ａｘ ＋ ａｎ −ａ Ｈｌ １ ａ、Ｒ””
ａｌ ！ｌに分かれている１２個のデータを、ベクトル
レジスタ１上では１２個の連続したデータとして転送し
た場合の例である。こＮで、主記憶装置ｌ上での要素群
内での各要素のアドレス間隔は０、要素群と次の要素群
との間隔は４語長である。
ルレジスタ１上に転送する処理の概略を示したものであ
る。この例は、主記憶装置５上で４個ずつの３つの要素
群ａｏ−ａｘ ＋ ａｎ −ａ Ｈｌ １ ａ、Ｒ””
ａｌ ！ｌに分かれている１２個のデータを、ベクトル
レジスタ１上では１２個の連続したデータとして転送し
た場合の例である。こＮで、主記憶装置ｌ上での要素群
内での各要素のアドレス間隔は０、要素群と次の要素群
との間隔は４語長である。
本発明では、第３図のようなデータ転送において、読み
込みの対象となる１２個のデータの主記憶装置上でのア
ドレスを逐次計算し読み出す。このような処理を行う命
令を間けつロード命令と名付けることにする。
込みの対象となる１２個のデータの主記憶装置上でのア
ドレスを逐次計算し読み出す。このような処理を行う命
令を間けつロード命令と名付けることにする。
第１図は本発明の一実施例のブロック図で、特に第２図
における記憶制御袋Ｍ６内の本発明に関係する構成を示
したものである。第１図において。
における記憶制御袋Ｍ６内の本発明に関係する構成を示
したものである。第１図において。
アドレスレジスタ（ＶＡＲ）１０は主記憶装置５上のベ
クトルデータの先頭アドレスを保持するレジスタ、イン
クリメントレジスタ（ＶＩＲ）１１はベクトルデータの
要素（エレメント・データ）間の距離を保持するレジス
タ、インクリメントレジスタ（ＩＮＴ）１２は要素群間
の距離を保持するレジスタ、演算カウンタ８は要素群内
の未読出しデータ数を示すカウンタ、ベクトル長セット
レジスタ（ＬＮＧ）９は主記憶袋！５から読み出すベク
トル要素数（エレメント・データ数）を保持するレジス
タ、加算器１５は主記憶装置５のアドレスを生成する回
路である。７は命令解読回路、８はアドレス増分決定回
路、１４は減算器、１６はゼロ検出回路、１７はアンド
回路である。
クトルデータの先頭アドレスを保持するレジスタ、イン
クリメントレジスタ（ＶＩＲ）１１はベクトルデータの
要素（エレメント・データ）間の距離を保持するレジス
タ、インクリメントレジスタ（ＩＮＴ）１２は要素群間
の距離を保持するレジスタ、演算カウンタ８は要素群内
の未読出しデータ数を示すカウンタ、ベクトル長セット
レジスタ（ＬＮＧ）９は主記憶袋！５から読み出すベク
トル要素数（エレメント・データ数）を保持するレジス
タ、加算器１５は主記憶装置５のアドレスを生成する回
路である。７は命令解読回路、８はアドレス増分決定回
路、１４は減算器、１６はゼロ検出回路、１７はアンド
回路である。
主記憶装置５からベクトルレジスタ１へのベクトルデー
タのロード処理は、主記憶装置５より読み出されたベク
トルロード命令を命令解読回路７で解読することにより
開始する。この際、加算器１５は、初回はアドレスレジ
スタ１０の内容を選択し、そのまＮ主記憶アドレスとし
て出力するが。
タのロード処理は、主記憶装置５より読み出されたベク
トルロード命令を命令解読回路７で解読することにより
開始する。この際、加算器１５は、初回はアドレスレジ
スタ１０の内容を選択し、そのまＮ主記憶アドレスとし
て出力するが。
２回目以降は前回の加算結果とアドレス増分決定回路８
で選択されるインクリメントレジスタ１１あるいは１２
の出力結果を加算して出力する。アドレス増分決定回路
８については後述する。リクエストが出される毎に、該
加算器１５で主記憶袋ａ５のアドレスを生成して、リク
エスト信号と共に主記憶装置５に送り、データを読み出
し、読み出したデータはそのま＼ベクトルレジスタ１へ
転送する。一方、減算器１４は初回はベクトル長セット
レジスタ（ＬＮＧ）９の内容を選択し、主記憶装置１５
から読み出されたデータがベクトルレジスタ１へ転送さ
れた時点で１を減じ、２回目以降は前回の減算結果を選
択して、ベクトルレジスタｌへのデータ転送が行われる
毎に１ずつ減する。
で選択されるインクリメントレジスタ１１あるいは１２
の出力結果を加算して出力する。アドレス増分決定回路
８については後述する。リクエストが出される毎に、該
加算器１５で主記憶袋ａ５のアドレスを生成して、リク
エスト信号と共に主記憶装置５に送り、データを読み出
し、読み出したデータはそのま＼ベクトルレジスタ１へ
転送する。一方、減算器１４は初回はベクトル長セット
レジスタ（ＬＮＧ）９の内容を選択し、主記憶装置１５
から読み出されたデータがベクトルレジスタ１へ転送さ
れた時点で１を減じ、２回目以降は前回の減算結果を選
択して、ベクトルレジスタｌへのデータ転送が行われる
毎に１ずつ減する。
以上の動作をゼロ検出回路１６でゼロ検出されるまで繰
り返すことにより、ベクトル長セットレジスタ９の内容
で示されるベクトル要素数がベクトルレジスタ１へ転送
される。アンド回路１７はリクエスト許可、減算器１４
の出力がゼロでないという条件で、リクエスト信号を出
力する回路である。
り返すことにより、ベクトル長セットレジスタ９の内容
で示されるベクトル要素数がベクトルレジスタ１へ転送
される。アンド回路１７はリクエスト許可、減算器１４
の出力がゼロでないという条件で、リクエスト信号を出
力する回路である。
アドレス増分決定回路８は１間けつロード命令以外のベ
クトルデータのロード命令の場合は、常にインクリメン
トレジスタ（ＶＩＲ）１１の内容を選択して加算器へ出
力する。一方、間けっロード命令の場合には、減算カウ
ンタ１３に要素群内のデータ数がセットされ、主記憶袋
Ｗ５への読み出しレクエスト信号が出されるごとに１ず
っ内容が減じられる。アドレス増分決定回路８は、該減
算カウンタ１３の内容がゼロでないときは、インクリメ
ントレジスタ（ＶＩＲ）１１の内容を出方し、減算カウ
ンタ１３の内容がゼロになった場合は、インクリメント
レジスタ（ＩＮＴ）１２の内容を出力すると同時に減算
カウンタ８の内容を要素群のデータ数に再びセットする
。
クトルデータのロード命令の場合は、常にインクリメン
トレジスタ（ＶＩＲ）１１の内容を選択して加算器へ出
力する。一方、間けっロード命令の場合には、減算カウ
ンタ１３に要素群内のデータ数がセットされ、主記憶袋
Ｗ５への読み出しレクエスト信号が出されるごとに１ず
っ内容が減じられる。アドレス増分決定回路８は、該減
算カウンタ１３の内容がゼロでないときは、インクリメ
ントレジスタ（ＶＩＲ）１１の内容を出方し、減算カウ
ンタ１３の内容がゼロになった場合は、インクリメント
レジスタ（ＩＮＴ）１２の内容を出力すると同時に減算
カウンタ８の内容を要素群のデータ数に再びセットする
。
第４図は、第１図の実施例において、第３図で示したデ
ータの転送を行った場合のアドレス計算の具体的動作関
係を示した図である。この例ではアドレスレジスタ（Ｖ
ＡＲ）の内容はαであるとしている。
ータの転送を行った場合のアドレス計算の具体的動作関
係を示した図である。この例ではアドレスレジスタ（Ｖ
ＡＲ）の内容はαであるとしている。
本発明によれば、従来ベクトルインデックスを作成し、
その内容を参照して主記憶装置からのデータ読み込みを
行っていたベクトルデータのロードのうち１例えば、Ｆ
ＦＴ （高速フーリエ変換）プログラムの実行において
頻発するような、一定のアドレス間隔を隔てて主記憶装
置上に配置されている１等して個数及び等しい要素間の
複数のデータを含む要素群を集めて一つのベクトルデー
タとして転送するようなロードの処理が、高速化できる
ため実用上有効である。
その内容を参照して主記憶装置からのデータ読み込みを
行っていたベクトルデータのロードのうち１例えば、Ｆ
ＦＴ （高速フーリエ変換）プログラムの実行において
頻発するような、一定のアドレス間隔を隔てて主記憶装
置上に配置されている１等して個数及び等しい要素間の
複数のデータを含む要素群を集めて一つのベクトルデー
タとして転送するようなロードの処理が、高速化できる
ため実用上有効である。
第１図は本発明の一実施例のブロック図、第２図は本発
明が適用されるベクトル処理装置の全体構成図、第３図
は本発明の原理説明図、第４図は第１図の一実施例にお
けるアドレス計算の具体的動作関係を示した図である。 ｌ・・・ベクトルレジスタ、 ２・・・データ分配回
路。 ３・・・データ選択回路、 ４・・・演算器。 ５・・・主記憶装置、 ６・・・記憶制御装置。 ７・・・ベクトル命令解読回路、 ８・・・アドレス増
分決定回路、９・・・ベクトル長セットレジスタ、１０
・・・アドレスレジスタ、 １１・・・インクリメン
トレジスタ、 １２・・・インクリメントレジスタ、
１３・・・減算カウンタ、 １４・・・減算器。 １５・・・加算器、 １６・・・ゼロ検出回路。 １７・・・ＡＮＤ回路。 第３因
明が適用されるベクトル処理装置の全体構成図、第３図
は本発明の原理説明図、第４図は第１図の一実施例にお
けるアドレス計算の具体的動作関係を示した図である。 ｌ・・・ベクトルレジスタ、 ２・・・データ分配回
路。 ３・・・データ選択回路、 ４・・・演算器。 ５・・・主記憶装置、 ６・・・記憶制御装置。 ７・・・ベクトル命令解読回路、 ８・・・アドレス増
分決定回路、９・・・ベクトル長セットレジスタ、１０
・・・アドレスレジスタ、 １１・・・インクリメン
トレジスタ、 １２・・・インクリメントレジスタ、
１３・・・減算カウンタ、 １４・・・減算器。 １５・・・加算器、 １６・・・ゼロ検出回路。 １７・・・ＡＮＤ回路。 第３因
Claims (1)
- （１）記憶装置に格納されているベクトルデータを取り
込んで任意の演算器へ送り、又、演算の中間結果のベク
トルデータを保持するベクトルレジスタを備えたベクト
ル処理装置において、記憶装置上のベクトルデータの先
頭アドレスを保持する第１レジスタと、要素群内の要素
間隔を示す第２レジスタと、要素群内の要素数を示す第
３レジスタと、要素群間隔を示す第４レジスタと、前記
第１レジスタの内容を前記第２レジスタの内容で逐次更
新し、前記第３レジスタで示される要素数のベクトルデ
ータを読み出すと、前記第４レジスタで示された値だけ
更新して、各要素群における各要素の記憶装置上でのア
ドレスを直接逐次計算するアドレス計算手段とを設け、
記憶装置上に記憶されている配列要素中から、一定アド
レス間隔の要素を複数個とり出しこれを一つの要素群と
し、更に、この要素群から一定の要素群間隔を隔てた次
の要素群を取り出すという操作を繰り返して、取り出し
た要素全体を一つのベクトルデータとしてベクトルレジ
スタに転送することを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3635285A JPS61196371A (ja) | 1985-02-27 | 1985-02-27 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3635285A JPS61196371A (ja) | 1985-02-27 | 1985-02-27 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196371A true JPS61196371A (ja) | 1986-08-30 |
Family
ID=12467443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3635285A Pending JPS61196371A (ja) | 1985-02-27 | 1985-02-27 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740941A (en) * | 1993-08-16 | 1998-04-21 | Lemelson; Jerome | Sheet material with coating |
-
1985
- 1985-02-27 JP JP3635285A patent/JPS61196371A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740941A (en) * | 1993-08-16 | 1998-04-21 | Lemelson; Jerome | Sheet material with coating |
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