JPS6119049B2 - - Google Patents
Info
- Publication number
- JPS6119049B2 JPS6119049B2 JP55188052A JP18805280A JPS6119049B2 JP S6119049 B2 JPS6119049 B2 JP S6119049B2 JP 55188052 A JP55188052 A JP 55188052A JP 18805280 A JP18805280 A JP 18805280A JP S6119049 B2 JPS6119049 B2 JP S6119049B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- instruction
- test
- test data
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 101150037114 OPR2 gene Proteins 0.000 description 1
- 101100028078 Oryza sativa subsp. japonica OPR1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は計算機に対し演算命令を与えたときど
のように動作するかテストするとき使用するテス
ト用データを効率良く発生させる装置に関する。
のように動作するかテストするとき使用するテス
ト用データを効率良く発生させる装置に関する。
従来この種テストデータを発生させるときには
計算機作動の仕様書から、適宜なデータを抽出し
て与えたり、或いは乱数表を引いて入力させた
り、乱数発生器を動作させて得られたデータをテ
ストデータとして入力させていた。乱数発生器を
使用するときは通常の動作をチエツクすることが
容易であるが、計算機動作を方遍なくチエツクす
るためテスト範囲を少し拡張し、例えば減算命令
で結果が零となる場合、比較命令で結果が一致す
る場合のようにテストデータ２個が全く同一のも
のを欲しいとき、乱数発生器を使用しているとそ
の場合に使用できるテストデータを発生させるこ
とは殆んど確率零である。したがつて演算命令の
或る命令について使用するテストデータを得たい
ときは操作者が所定データを作つて手入力をして
動作させる必要があり不便であり、また時間が長
くかかる欠点があつた。
計算機作動の仕様書から、適宜なデータを抽出し
て与えたり、或いは乱数表を引いて入力させた
り、乱数発生器を動作させて得られたデータをテ
ストデータとして入力させていた。乱数発生器を
使用するときは通常の動作をチエツクすることが
容易であるが、計算機動作を方遍なくチエツクす
るためテスト範囲を少し拡張し、例えば減算命令
で結果が零となる場合、比較命令で結果が一致す
る場合のようにテストデータ２個が全く同一のも
のを欲しいとき、乱数発生器を使用しているとそ
の場合に使用できるテストデータを発生させるこ
とは殆んど確率零である。したがつて演算命令の
或る命令について使用するテストデータを得たい
ときは操作者が所定データを作つて手入力をして
動作させる必要があり不便であり、また時間が長
くかかる欠点があつた。
本発明の目的は前述の欠点を改善し、種々のテ
ストデータを効率良く発生させる装置を提供させ
ることにある。
ストデータを効率良く発生させる装置を提供させ
ることにある。
以下本発明の実施例として浮動小数点命令を与
えるとき使用する第１図に示すデータ形式から説
明する。CDは符号部、IDは指数部、FRは小数部
といわれている。テストデータ発生装置は第２図
にブロツク図として示している。
えるとき使用する第１図に示すデータ形式から説
明する。CDは符号部、IDは指数部、FRは小数部
といわれている。テストデータ発生装置は第２図
にブロツク図として示している。
第２図において、PNCは素数カウンタ、IGSは
入力ゲート信号作成回路、MNDは最小値データ
作成回路、MXDは最大値データ作成回路、RDM
は乱数データ作成回路、NNMは非正規化データ
作成回路を示す。素数カウンタPNCにおいて例
えばその素数に最も近い２のべき数値までは通常
の順序数データを発生し、それ以後素数に到るま
では乱数を発生させることができる。第３図は第
２図の具体的構成を示す図で、67進の素数カウン
タPNCを使用している。＋１は素数カウンタを歩
進させる回路であつて、64まで数えたときカウン
タの下位６桁がすべて“１”となり、その次の３
回のカウントでは第７ビツトが“１”第６桁以下
が種々の値となるためRDMの端子に信号を入
れ、それらの出力値の乱数値を小数部、指数部、
符号部とする。なおカウンタ第１桁乃至６桁がす
べて“０“のときは符号部が正、指数部IDと小
数部FRが共に最小値をデータとして発生し、カ
ウンタ第１桁、第２桁が“01”のとき小数部FR
は非正規化データを発注する。カウンタの他の値
についても正、負の最大、最小、乱数のデータが
得られる。
入力ゲート信号作成回路、MNDは最小値データ
作成回路、MXDは最大値データ作成回路、RDM
は乱数データ作成回路、NNMは非正規化データ
作成回路を示す。素数カウンタPNCにおいて例
えばその素数に最も近い２のべき数値までは通常
の順序数データを発生し、それ以後素数に到るま
では乱数を発生させることができる。第３図は第
２図の具体的構成を示す図で、67進の素数カウン
タPNCを使用している。＋１は素数カウンタを歩
進させる回路であつて、64まで数えたときカウン
タの下位６桁がすべて“１”となり、その次の３
回のカウントでは第７ビツトが“１”第６桁以下
が種々の値となるためRDMの端子に信号を入
れ、それらの出力値の乱数値を小数部、指数部、
符号部とする。なおカウンタ第１桁乃至６桁がす
べて“０“のときは符号部が正、指数部IDと小
数部FRが共に最小値をデータとして発生し、カ
ウンタ第１桁、第２桁が“01”のとき小数部FR
は非正規化データを発注する。カウンタの他の値
についても正、負の最大、最小、乱数のデータが
得られる。
第４図は第３図と類似または同一データを他の
オペランドに得るときの発生装置を示す図であつ
て、素数カウンタPNCとして131進を使用するカ
ウンタ第７桁が“１”のとき第３図のデータを第
４図OPR２（オペランド２）の所に入力させる
と、出力RDXには、第３図のデータがそのまま
出力される。このデータは異なるオペランドの同
一データであるから、減算または比較のような演
算命令において使用するとき、従来の乱数発生器
使用の装置では容易にできなかつたチエツクが短
時間で終了する。
オペランドに得るときの発生装置を示す図であつ
て、素数カウンタPNCとして131進を使用するカ
ウンタ第７桁が“１”のとき第３図のデータを第
４図OPR２（オペランド２）の所に入力させる
と、出力RDXには、第３図のデータがそのまま
出力される。このデータは異なるオペランドの同
一データであるから、減算または比較のような演
算命令において使用するとき、従来の乱数発生器
使用の装置では容易にできなかつたチエツクが短
時間で終了する。
なおこのテストデータ作成装置を起動すること
については特殊な命令が必要となる。第５図はそ
の命令を示す図でOPは命令コード、r1＝０のと
きメモリMEMのアドレスB2＋X2＋D2の所に作成
されたデータをストアすること、r1≠０のときは
汎用レジスタREG番号r1に作成されたデータをセ
ツトすることを意味し、第６図に回路構成を示し
ている。第６図のDECはデコーダで命令コード
OPをデコードするもの、ADDは加算器、ORGは
出力レジスタ、TDMは本発明のテストデータ発
生装置を示している。
については特殊な命令が必要となる。第５図はそ
の命令を示す図でOPは命令コード、r1＝０のと
きメモリMEMのアドレスB2＋X2＋D2の所に作成
されたデータをストアすること、r1≠０のときは
汎用レジスタREG番号r1に作成されたデータをセ
ツトすることを意味し、第６図に回路構成を示し
ている。第６図のDECはデコーダで命令コード
OPをデコードするもの、ADDは加算器、ORGは
出力レジスタ、TDMは本発明のテストデータ発
生装置を示している。
本発明のテストデータ発生装置を用いるテスト
プログラムと従来のテストプログラムを比較する
と、従来は a. ブランチ命令（ランダムデータを作成するル
−チンへ飛ぶ） b. ランダムデータ作成ル−チン 演算命令（Ａ＋Ｂ，Ａ×Ｂ，Ａ÷Ｂ） ストア命令 ロード命令 ブランチ命令（くり返し制御） c. 実行演算命令（テストされる命令） d. 比較命令 本発明におけるテストプログラムの命令は イ． ERDG命令（実効ランダムデータ発生命
令） ロ． 実行演算命令 ハ． 比較命令 であるから、命令のステツプ数が少なく、テスト
実行時間も少なくて済む。
プログラムと従来のテストプログラムを比較する
と、従来は a. ブランチ命令（ランダムデータを作成するル
−チンへ飛ぶ） b. ランダムデータ作成ル−チン 演算命令（Ａ＋Ｂ，Ａ×Ｂ，Ａ÷Ｂ） ストア命令 ロード命令 ブランチ命令（くり返し制御） c. 実行演算命令（テストされる命令） d. 比較命令 本発明におけるテストプログラムの命令は イ． ERDG命令（実効ランダムデータ発生命
令） ロ． 実行演算命令 ハ． 比較命令 であるから、命令のステツプ数が少なく、テスト
実行時間も少なくて済む。
このようにして本発明によると素数カウンタを
使用することにより最大値・最小値のデータが短
時間で発生できること、減算命令・比較命令で確
実にチエツクできるケースが現われること、複数
の命令で同じテストデータ発生装置を共用しても
素数カウンタ使用のため毎回異なるテストデータ
を使用できること、テストデータ発生装置を共用
することにより各命令毎のデータ発生装置を必要
としないためハードウエア量が少なくて済む等の
効果を有する。
使用することにより最大値・最小値のデータが短
時間で発生できること、減算命令・比較命令で確
実にチエツクできるケースが現われること、複数
の命令で同じテストデータ発生装置を共用しても
素数カウンタ使用のため毎回異なるテストデータ
を使用できること、テストデータ発生装置を共用
することにより各命令毎のデータ発生装置を必要
としないためハードウエア量が少なくて済む等の
効果を有する。
第１図は浮動小数点命令を与えるデータ形式
図、第２図は本発明の実施例の構成を示すブロツ
ク図、第３図、第４図は具体的な回路構成図、第
５図はデータ作成装置の命令を示す図、第６図は
起動と結果格納を示す図である。 CD……符号部、ID……指数部、FR……小数
部、RNC……素数カウンタ、IGS……入力ゲート
信号作成回路、MND……最小値データ作成回
路、MXD……最大値データ作成回路、RDM……
乱数データ作成回路、NNM……非正規化データ
作成回路。
図、第２図は本発明の実施例の構成を示すブロツ
ク図、第３図、第４図は具体的な回路構成図、第
５図はデータ作成装置の命令を示す図、第６図は
起動と結果格納を示す図である。 CD……符号部、ID……指数部、FR……小数
部、RNC……素数カウンタ、IGS……入力ゲート
信号作成回路、MND……最小値データ作成回
路、MXD……最大値データ作成回路、RDM……
乱数データ作成回路、NNM……非正規化データ
作成回路。
Claims (1)
- １ 命令を実行の都度計数して行く素数カウンタ
と、素数カウンタ各桁の状態を演算する論理演算
回路とを設け、論理演算回路の出力をテストデー
タとして使用することを特徴とするテストデータ
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188052A JPS57113154A (en) | 1980-12-31 | 1980-12-31 | Generator for test data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188052A JPS57113154A (en) | 1980-12-31 | 1980-12-31 | Generator for test data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113154A JPS57113154A (en) | 1982-07-14 |
| JPS6119049B2 true JPS6119049B2 (ja) | 1986-05-15 |
Family
ID=16216838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55188052A Granted JPS57113154A (en) | 1980-12-31 | 1980-12-31 | Generator for test data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57113154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312940U (ja) * | 1989-06-12 | 1991-02-08 |
-
1980
- 1980-12-31 JP JP55188052A patent/JPS57113154A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312940U (ja) * | 1989-06-12 | 1991-02-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57113154A (en) | 1982-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7051060B2 (en) | Operand conversion optimization | |
| US4064400A (en) | Device for multiplying numbers represented in a system of residual classes | |
| JP6646350B2 (ja) | 様々な数値フォーマットのデータを用いてデータに基づく関数モデルを計算するためのモデル計算ユニット、および制御装置 | |
| JPH049340B2 (ja) | ||
| JPS6119049B2 (ja) | ||
| JPH02294731A (ja) | 浮動小数点数演算処理装置及び除数倍数生成装置 | |
| JPH0342715A (ja) | 除算用近似逆数生成装置 | |
| US5661674A (en) | Divide to integer | |
| US3159740A (en) | Universal radix adder | |
| JP2624738B2 (ja) | 丸め処理方式 | |
| JPS61500990A (ja) | 浮動小数点条件符号生成方式 | |
| CN109669667B (zh) | 一种在定点dsp芯片上实现的数据处理方法及装置 | |
| JPS62259140A (ja) | アドレス生成回路 | |
| SU600575A2 (ru) | Логарифмирующее устройство | |
| JPH0778748B2 (ja) | ガロア体演算ユニット | |
| CN118331539A (zh) | 一种除法器及数据处理方法、系统、设备、计算机介质 | |
| Lefevre | The generic multiple-precision floating-point addition with exact rounding (as in the MPFR library) | |
| Hopgood et al. | Algorithm 279: Chebyshev quadrature | |
| US20190205130A1 (en) | Microprocessor with circuit for series calculation | |
| JPH09330210A (ja) | コンパイラにおける乗算実施方法 | |
| CN114972955A (zh) | 一种数据处理方法、装置及存储介质 | |
| CN114327365A (zh) | 数据处理方法、装置、设备及计算机可读存储介质 | |
| Parks | Unifying tests for square root | |
| SU710040A1 (ru) | Устройство дл делени | |
| JPS627569B2 (ja) |