JPS61189717A

JPS61189717A - 可変遅延線

Info

Publication number: JPS61189717A
Application number: JP60031338A
Authority: JP
Inventors: Kazuo Kametani; 一雄亀谷
Original assignee: Elmec Corp
Current assignee: Elmec Corp
Priority date: 1985-02-18
Filing date: 1985-02-18
Publication date: 1986-08-23
Also published as: US4686495A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は立ち上がり時間Ｉｎｓ以下の超高蓮信号に好適
する可変遅延線に係り、特に、可変遅延時間ステップを
小さくすることが容易な高精度の可変遅延線に関する。

〔従来の技術〕

近年、高精度かつ高速の可変遅延線としては。

例えば０〜２ｎＳの範囲の遅延時間を１ステツプ当たり
５０ｐｓ幅で４０ステツプに分けて切り換えるとともに
、立ち上がり時間３００ｐｓ以下の超高速で可変できる
ものがＤＩＰ型のパッケージ構造で商品化されている。

そして、このような可変遅延線は、１つの可変機構で全
遅延時間の２゜５％の分解能を有し、高精度の遅延時間
調整が可能であるとされてきた。

しかし、近年１例えば１％以下の分解能の様に更に高精
度の遅延時間調整が要求されるようになってきており、
これを１つの可変機構を有する上述した可変遅延線で実
現するためには、１００個以上の固定接点を設けて切り
換えなければならないから、コスト高となるばかりでな
く小型化を維持することも困難となり、実現し難い。

本発明者は可変遅延線について鋭意検討を加えたところ
、粗調整機構を有する可変遅延線と密調整機構を有する
可変遅延線とを縦続接続するとともに入出力側での接続
を工夫することにより２部分的にミス・マツチング状態
が生じるものの、実用的にそれが全く問題とならないの
みならず、高精度の遅延時間調整が容易な構成のあるこ
とを見い出した。

〔発明が解決しようとする問題点〕

本発明はこのような状況の下になされたもので１固定接
点の数をあまり増加させることなく、可変遅延時間ステ
ップを小さくして分解能を大幅に増加させることが容易
な可変遅延線を得るものである。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明は。

複数の固定接点およびこれらの固定接点を切り換える可
動接点を有する第１の可変遅延線素子に。

その固定接点の切り換えによる遅延時間ステップよりも
小さい遅延時間ステップで形成された複数の固定接点と
これら固定接点を切り換える可動接点を有する第２の可
変遅延線素子を縦続接続し。

それら第１および第２の可変遅延線素子の内いずれか一
方の可変遅延線素子の可動接点を信号の入力端とし、他
方の可変遅延線の可動接点を出力端としたものである。

〔作　用〕

このような手段を用いた本発明の可変遅延線は。

可変遅延線素子の可動接点部分でミス・マツチングが生
じ、その可動接点部分で分岐した信号が反射波となって
再びその可動接点部分に加わって出力されるが、実用上
は問題とならないようにすることが可能で、粗・密の２
段の遅延時間調整によって高精度の可変遅延時間ステッ
プが得られる。

〔実　施　例〕

以下本発明の詳細な説明する。

第１図は本発明の可変遅延線の一実施例を示す回路図で
ある。

図において本発明の可変遅延線は、特性インピーダンス
Ｒｏの第１の可変遅延線素子１および第２の可変遅延線
素子２を縦続接続して構成されている。

第１の可変遅延線素子ｌは、遅延時間ステップΔｔｄｌ
　で形成された複数の固定接点３とこれら固定接点３を
切り換える可動接点４を有しており。

一端はインピーダンスＲｏの抵抗で終端され、他端は第
２の可変遅延線素子２の一端に接続されている。可動接
点４は入力端子５を介して前段のＮＯＲゲートＡに接続
されている。

第２の可変遅延線素子２は、第１の可変遅延線素子１に
おける固定接点３間の遅延時間ステップΔｔｄｌよりも
小さい遅延時間ステップΔｔｄ２で形成された複数の固
定接点（第１図では図示省略）と、その固定接点を切り
換える可動接点６とを備え、他端が開放となっている。

可動接点６は出力端子７を介して後段のＮＯＲゲートＢ
に接続されており、出力端子７はインピーダンスＲＯの
抵抗で終端されている。

第１の可変遅延線素子１の可動接点４における入力イン
ピーダンスはＲＯ／２となるので、ＮＯＲゲートＡはＲ
Ｏ／２のインピーダンス回路を駆動可能な構成となって
おり、可動接点４とＮＯＲゲートＡ間の回路はインピー
ダンスがＲＯ／２に選定されている。さらに、第２の可
変遅延線素子２の可動接点６とＮＯＲゲート８間の回路
はインピーダンスＲｏに選定されている。

そして、前段のＮＯＲゲートＡから第１の可変遅延線素
子１の可動接点４へ信号を加え、第２の可変遅延線素子
２の可動接点６から信号を出力させ、後段のＮＯＲゲー
トＢへ加える構成となっており、第１の可変遅延線素子
１の可動接点４が入力端として機能し、第２の可変遅延
線素子２の可動接点６が出力端として機能する。

ところで、第１の可変遅延線素子１の具体的な構成は１
例えば第２図および第３図に示すようになっている。す
なわち、細長い板状の接地電極８の外周に誘電体層９を
形成し、この誘電体層９の表面に導線路１０を単層ソレ
ノイド状にスペース巻きして分布定数型に構成されてお
り、各ターン毎の導線路１０の一部を固定接点３とし、
移動自在に配置された接点ばね等の可動接点４（第２図
や第３図では図示せず）でこの固定接点３が選択可能に
構成されている。

第４図は、第２の可変遅延線素子２の具体的な構成を示
すもので、薄く細長い誘電体板１１の片面（図中下面）
全体には接地電極１２を、他面（図中上面）にはその接
地電極１２に対向する導線路１３を形成するとともに、
導線路１３に長方形の窪み１４を所定のピッチで複数配
列し、各窪み１４に嵌りながらスライドする接点ばね等
の可動接点６　（第４図では図示せず）を配置して構成
されている。このような構成の第２の可変遅延線素子２
においては、導線路１３における窪み１４に面した縁部
が固定接点１５として機能する。

なお、固定接点３，１５は従来公知の手法で形成すれば
よい。

次に、このように構成された可変遅延線について検討す
る。

第１図において、ＮＯＲゲートＡから信号が第１の可変
遅延線素子１の可動接点４に加えられると、入力信号は
左右に分かれて伝播し１図中左側へ伝播した信号は終端
抵抗Ｒｏに吸収される。一方、右側へ伝播した信号は、
第１の可変遅延線素子１と第２の可変遅延線素子２の特
性インピーダンスが同じであるから、第１の可変遅延線
素子１を通ってｔｄ１時間後に第２の可変遅延線素子２
へ反射なく伝播する。第２の可変遅延線素子２では、ｔ
ｄ２時間後に可動接点６へ達する。

この第２の可変遅延線素子２の可動接点６部分において
は、出力端子７を介して外部にインピーダンスＲｏの抵
抗が接続されているとともに、可動接点６部分から第２
の可変遅延線素子２の開放端の間に遅延線部分２ａがあ
るので、信号の伝播する方向から可動接点６部分を見る
と、インピーダンスが見掛は上Ｒｏ　／　２となってミ
ス・マツチング状態となる。

従って、従来の一般的な考え方では、出力端子７から得
られる出力信号は、振幅の減衰、波形歪。

立ち上がりの劣化等が生ずるので、実用的でないと考え
られる。

しかし、ここで更に本発明の可変遅延線について詳細に
検討を加えると、以下のようなことが分かる。

すなわち、第２の可変遅延線素子２の可動接点６部分で
は信号が部分され、第２の可変遅延線素子２の遅延線部
分２ａを伝播する信号は開放端で反射されて可動接点６
部分へ戻るから、可動接点６から図中右側の遅延線部分
２ａの遅延時間をｔｃｔ、とすると、その間を信号が反
射往復する時間ｔｄは２ｔｄ３　となる。

そして、第１の可変遅延線素子１および第２の可変遅延
線素子２を通過する信号の立ち上がり時間ｔｒよりもｔ
ｄＯ方が小さく、上述した第１図の構成においてｔｄ＜
　　０．７５ｔｒの条件の下では第２の可変遅延線素子
２を通過する信号の遅延時間が若干（Δｔｄ）増加する
のみで、振幅の減衰、波形歪、立ち上がりの劣化等が実
用上問題とならないことが分かった。

一例として、ｔｄ＝０．２ｔｒの場合について。

第１図の出力端子７から得られる出力波形を第９図を参
照して検討する。

いま仮に、第２の可変遅延線素子２の可動接点６から右
側には遅延線部分２ａがないとした場合。

可動接点６部分ではマツチング状態となるから；波形は
振幅０％のＥ点から１００％のＧ点まで破線のようにｔ
ｒ待時間立ち上がるとする。

ところが、第１図のようにｔｄ３の遅延線部分２ａがあ
ると、その中を伝播した信号が開放端で反射してｔｄ待
時間後反射波となって可動接点６部分に戻ってくる。遅
延線部分２ａから逆に可動接点６側を見た場合の反射係
数は一１／３となり。

開放端で反射してきた信号の一部は再びそこで反射し、
遅延線部分２ａで反射往復を繰返す。

この場合に出力端子７で得られる波形は、第９図中のＥ
点−に点−り点−Ｎ点−Ｐ点−Ｊ゛点−８点を経て振幅
Ｏ％〜１００に達する。すなわち。

Ｅ点から最初は振幅６６．７％の５点に向かって立ち上
がるが、ｔｄ待時間後に点からｔｄ待時間後Ｌ点で再び
反射波が加わり、傾斜の増減を繰り返しながら次第に上
述した破線の傾斜と略等しい傾斜となる。なお、可動接
点６部分おける反射波はｔｄ時間毎に正・負の関係で加
わる。

そして、この場合のに点以降の傾斜は、実用的には破線
と殆ど変わらないがら、出力信号の振幅の減衰、波形歪
、立ち上がりの劣化が実用上問題とならない。

一方、ｔｄが０．７５ｔｒを越えて大きくなると、第９
図中のに点が振幅の５０％の点を越えてしまう。一般に
超高速のＩＣであるＥＣＬでは。

スレショールド・レベルを振幅の５０％付近に定めるの
で、少なくともスレショールド・レベル付近での信号の
立ち上がり部の傾斜は、同図中の破線と同様なものが望
ましい。そのため、に点を５０％より低くすることが≠
必要となり、上述したようにｔｄが０．７５ｔｒより小
さいと言う条件が必要である。さらに、後述するように
第６図の構成ではｔｄがｔｒより小さいという条件にな
るが、このように可変遅延線の構成によってその条件が
変わる。

また、このｔｄとｔｒの関係は絶対的なものではなく、
ＥＣＬ等のスレショールド・レベルの設定点を移動させ
れば変わることになる。

ここで、このような第９図に注目すると、５０％の点に
おける実線と破線の間では、Δｔｄ″−０，２５ｔｄの
遅延時間の増加が生ずることが分かる。

例えば、実用的な可変遅延線として、０〜２ｎＳの範囲
の遅延時間を０．５％の可変遅延時間ステップで切り換
える場合、第１の可変遅延線素子１ではΔｔａ１を５％
として１００ｐｓステンフ。

で切り換えてＯ＝１．９ｎｓまで可変し、第２の可変遅
延線素子２ではΔｔｄ２を０．５％として１０ｐｓステ
ツプで切り換えてＯ〜１００ｐｓまで可変する例を考え
る。

この場合、第２の可変遅延線素子２としては。

説明を後述するが、遅延時間が２００ｐｓのものを用意
して２０ｐｓ置きに第４図の如き窪み１４からなる固定
接点１５を設ける。なお、この場合。

現在ＥＣＬの中で速いものでも立ち上がり時間がｌｎｓ
程度であるから、第２の可変遅延線素子２の遅延時間が
２００ｐｓであれば、その往復でｔｄ＝４００ｐｓとな
り、ｔｄ＝ｏ、４ｔｒ＜Ｑ。

７５ｔｒの関係が成立する。

第１図に戻って第２の可変遅延線素子２の可動接点６を
一番右側に位置させると、第２の可変遅延線素子２によ
る信号の遅延時間ｔａ２は、２００ｐｓとなる。

次に９可動接点６を１ステツプ左に移動すると。

第２の可変遅延線素子２として遅延時間が１ステツプ２
０ｐｓ減少して１８０ｐｓとなる。しかし。

ｔｄ３として２０ｐｓの遅延線部分２ａが存在し。

それをｔｄ＝４０ｐｓで往復した反射波が可動接点６部
分に加わり、Δｔｄ＝ｏ、２５ｘ４０ｐｓ＝ｌＱｐｓと
なって可動接点６部分ではΔｔｄ＝Ｌｏｐｓの遅延時間
増加がある。そのため、可動接点６を２Ｑｐｓ分移動さ
せても実質的にＬｏｐＳしか減少しない。

さらに、第２の可変遅延線素子２の可動接点６ｐｓとな
り、遅延時間の増加分のΔｔｄはΔｔｄ＝０．２５Ｘ４
００ｐｓ＝１００ｐＳとなる。そのため、第２の可変遅
延線素子２のｔｄ２は１００ｐｓとなって零にはならな
い。すなわち、２００ｐｓの第２の可変遅延線素子２を
使って１００ｐｓ〜２００ｐｓの範囲で遅延時間が変化
することになる。

従って、第１図における可変遅延線では、第２の可変遅
延線素子２の遅延時間を、可変したい値の２倍とするこ
とによって必要な可変範囲をカバーできることになる。

換言すれば、可動接点６をスライドして得られる実際の
可変遅延時間ステップは、第２の可変遅延線素子２の固
定接点１５間の遅延時間ステップの１／２となり、細か
い可変遅延時間ステップで切り換え可能となる。

このように本゛発明の第２の可変遅延線素子２は。

通常で考えられるものとは異なった遅延時間の可変特性
を示すが、これによりミス・マツチングの構成でありな
が龜、実用上は全く差し支えない特性が得られる。

従来例として説明したような１つの可変機構を有する可
変遅延線にあっては、０．５％の可変遅延時間ステップ
を得るには２０１個の固定接点を必要としていたが１本
発明によれば、第１の可変遅延線素子１で２０ｉＶＡ、
第２の可変遅延線素子２で１１個の合計３１個の固定接
点でよいことになり、１桁少ない固定接点数で細かい可
変遅延時間ステップを達成可能となって分解能が増加す
る。

第５図は、上述した本発明の可変遅延線を具体的に構成
した状態を示す側断面図であり、１個のケース内に第１
の可変遅延線素子１および第２の可変遅延線素子２を収
納したものである。

すなわち１合成樹脂を成型した箱型ケース１６の内底部
に、第２図に示す第１の可変遅延線素子１と第４図に示
す第２の可変遅延線素子２が縦続接続された状態で互い
に平行に横置きされている。

符号１７は、第１および第２の可変遅延線素子１゜２の
接続部である。

ケース１６の底部には入出力端子５，７や接地端子（図
示せず）が植設されており、ケース１６の開口部は間隔
を置いて並べられた２つの導電板１８．１９で塞がれて
いる。

一方の導電板１８は、第１の可変遅延線素子１の上方に
位置するとともに入力端子５に接続されており、第１の
可変遅延線素子１方向に突出するような凹部２０を第１
の可変遅延線素子１の固定接点３に沿って有している。

導電板１８と第１の可変遅延線素子１の間には枠型のホ
ルダ２１が配置されている。このホルダ２１は、固定接
点３に沿って凹部２０部分の導電板１８に形成されたス
リット２２からその一部を突出させ、つまみ２３を取付
けることにより、導電板１８にスライド自在に支持され
ている。

ホルダ２１内には、固定接点３と導電板１８双方に弾性
的に当接させるようにして可動接点４が収納されている
。従って、つまみ２３を移動させることにより、入力端
子５と任意の固定接点３とが接続される。

なお、他方の導電板１９は、第２の可変遅延線素子２の
上方に位置するとともに出力端子７に接続されており、
前記導電板１８と同様な凹部２４やスリット２５を有し
ている。さらに、ホルダ２６、可動接点６やつまみ２７
が配置されているが。

同様な構成と動作であるので、その説明は省略する。

本発明の可変遅延線は、第５図のように１個のケース１
６内に第１および第２の可変遅延線素子１．２を収納し
て電子部品として構成するぽかりでなく、第６図に示す
ようにプリント基板２８゜２９上にマイクロストリップ
・ラインの如き導線路を形成して構成可能である。

すなわち、裏面に接地電極（図示省略）を形成した一方
のプリント基板２８の表面に、前段のＮＯＲゲー）Ａに
接続される直線状の導線路３０と。

この導線路３０に沿って矩形状に折り返された折り返し
線路３１が形成され、導線路３０と折り返し線路３１を
接続片３２で短絡するようにして第１の可変遅延線素子
１ａが形成されている。

また、裏面に接地電極（図示省略）を形成した他方のプ
リント基板２９の表面に、２本の平行な直線状の導線路
３３．３４が形成され、導線路３３．３４を接続片３５
で短絡して第２の可変遅延線素子２ｂが形成されており
、折り返し線路３１と導線路３３が接続されて第１およ
び第２の可変遅延線素子１ａ、２ｂが縦続接続されてい
る。

このような可変遅延線は、第１の可変遅延線素子１ａに
おける折り返し線路３１の折り返し１ピッチ分の遅延時
間ステップをΔｔａ１　とすれば。

接続片３２を１ピツチ移動させることで大まかな可変遅
延時間ステップΔｔａ１変化させる一方。

第２の可変遅延線素子２ｂにおいて接続片３５を移動す
ることで小さい可変遅延時間ステップΔｔｄ２を変化さ
せることができる。しかも、第６図の構成ではｔｄがｔ
ｒよりも小さい範囲、すなわちｊｄ＜ｔｒの範囲の下に
おいて、実用上問題とならない特性が得られる。すなわ
ち、折り返し線路３１から導線路３２を伝播して来た信
号の伝播方向から接続片３５を見た場合のインピーダン
スは、見掛は上Ｒｏ　／　３となって、ミス・マツクン
グ状態となる。

しかし、この構成の可変遅延線における特徴は。

第２の可変遅延線素子２ｂが接続片３５の左側の開放端
を持つ遅延線部分側から接続片３５側を見た場合に１反
射係数が零であることである。

そのため、第２の可変遅延線素子２ｂの出力端での出力
波形は、第１０図に示すように、振幅０％のＥ点から振
幅５０％の３点に向かって立ち上がるが、ｔｄ時間後の
に点でＪ゛へ向けて立ち上がる。

この場合、開放端で反射した信号は接続片３５において
は反射なく全て出力端側へ伝播されるので、出力波形も
に−Ｊ’　間は接続片３５から左側の遅延線部分がない
場合の波形すなわち破線Ｅ点−Ｇ点に平行になるととも
に、第２の可変遅延線素子２ｂの増加遅延時間Δｔｄも
Δｔｄ＝ｏ、５ｔｄとなる。そして、この場合にに点が
振幅５０％の点を越えない条件は、ｔｄ＜ｔｒである。

さらに、第２の可変遅延線素子２ｂは２本の合計で必要
な可変範囲の２倍になるようにする必要があることは第
１図と同様であるが、出力波形は第１図の場合よりも立
ち上がり部分の直線度が良いのが特徴である。

また、第６図に示す可変遅延線では、第２の可変遅延線
素子２ｂの各導線路３３．３４の各開放端を互いに接続
しても特性上は同じである。

なお、第６図の構成では、第２の可変遅延線素子２ｂに
は固定接点が連続して形成されていると考えればよい。

第７図は第１図の可変遅延線の変形例を示すもので、第
２の可変遅延線素子２の他端がインピーダンスＲＯの抵
抗で終端されており、可動接点６を通った出力端子７側
は開放にしである。その他は第１図と同様である。

この構成の可変遅延線では、可動接点６部分で分岐した
信号のうち、ＮＯＲゲートＢ側に伝播する信号が反射し
て可動接点６部分に戻って加わり。

可動接点６部分で遅延時間が増加する。この場合。

第２の可変遅延線素子２の遅延時間は必要とする可変範
囲と同じだけあればよい。

なお、可動接点６からＮＯＲゲートＢまでの回路のイン
ピーダンスがＲｏの場合には第９図のような出力波形と
なり、インピーダンスがＲＯ／２の場合には第１０図の
ような出力波形となる。

しかも、第７図の構成は、出力端子７からＮＯＲゲート
Ｂまでの配線が短い場合に好適する。

第８図は更に本発明の可変遅延線の他の実施例を示して
いる。

第２の可変遅延線素子２の可動接点６を入力端子５に接
続し、一端を開放するとともに他端を第１の可変遅延線
素子１の一端に縦続接続し、第１の可変遅延線素子１の
他端をインピーダンスＲＯの抵抗で終端するとともに、
可動接点４を出力端子７に接続して構成されている。

そして、第１の可変遅延線素子１は１ステツプ当たりの
遅延時間が大きいので、第１図のように他端を開放で使
用することはできないが、出力端子７からＮＯＲゲート
Ｂまでの配線が短い場合には、第７図と同様に出力端子
７側を開放にすることが可能である。また、第２の可変
遅延線素子２を入力側とすることで、可動接点６部分で
ミス・マツチングとして入力端子５から可変遅延線間の
特性インピーダンスを可変遅延線のインピーダンスと同
じＲｏにすることが可能であるから、Ｎ。

ＲゲートＡが可変遅延線を容易に駆動できる。

ところで１本発明の可変遅延線では、ｉｎｓ以下の超高
速信号を扱う場合１通常はｔｄ−ＩＰｔｒが必然的に上
述した範囲に落ち着くから、その範囲を特別に考慮する
必要性は少ない。

〔発明の効果〕

以上説明したように本発明の可変遅延線は、第１の可変
遅延線素子もしくは第２の可変遅延線素子の可動接点部
分で多少ミス・マツチングが生ずるものの、出力信号の
振幅の減衰、波形歪、立ち上がりの劣化を実用上問題と
ならない程度に抑えることが可能で、しかも固定接点を
小さな遅延時間ステップで形成せずに可変遅延時間ステ
ップが小さくなり１分解能を大幅に増加させることが容
易となる。

【図面の簡単な説明】

第１図は本発明の可変遅延線の一実施例を示す回路図、
第２図および第３図は第１図における第１の可変遅延線
素子の一例を示す平面図および側面図、第４図は第１図
における第２の可変遅延線素子の一例を示す部分斜視図
、第５図は第１図における可変遅延線を具体的に構成し
た側断面図。第６図は第１図における可変遅延線を別の構成で具体的
に示す平面図、第７図および第８図は本発明の可変遅延
線の他の実施例を示す回路図、第９図は第２図および第
４の可変遅延線素子を用いて構成した第１図の可変遅延
線が示す出力波形図。第１０図は第６図に示す構成の可変遅延線における出力
波形図である。 ■、１ａ・・・・第１の可変遅延線素子２．２ｂ・・・
・第２の可変遅延線素子３．１５・・・・固定接点４・・・・・・・入力端（可動接点）５・・・・・・・入力端子６・・・・・・・出力端（可動接点）７・・・・・・・出力端子Ａ、Ｂ・・・・・ＮＯＲゲート特許出願人　　エルメック株式会社第２図　　　第３図第５図第　　６　　図第７図第　　８　　図

Claims

【特許請求の範囲】複数の固定接点およびこれらの固定接点を切り換える可
動接点を有する第１の可変遅延線素子と、前記固定接点
の切り換えによって得られる遅延時間ステップよりも小
さい遅延時間ステップで形成された複数の固定接点と、
これら固定接点を切り換える可動接点とを有し、前記第
１の可変遅延線素子と縦続接続された第２の可変遅延線
素子とを具備し、前記第１および第２の可変遅延線素子の内いずれか一方
の可変遅延線素子の可動接点を信号の入力端とし、他方
の可変遅延線の可動接点を出力端としてなることを特徴
とする可変遅延線。