JPS6118903B2 - - Google Patents
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- JPS6118903B2 JPS6118903B2 JP11640377A JP11640377A JPS6118903B2 JP S6118903 B2 JPS6118903 B2 JP S6118903B2 JP 11640377 A JP11640377 A JP 11640377A JP 11640377 A JP11640377 A JP 11640377A JP S6118903 B2 JPS6118903 B2 JP S6118903B2
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- Japan
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- signal
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- pulses
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Links
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Landscapes
- Control Of El Displays (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Illuminated Signs And Luminous Advertising (AREA)
Description
本発明は、薄膜エレクトロルミネセンスパネル
（以下、薄膜ELPという）の多階調表示装置に関
する。 薄膜ELPは第１図に示すように、ガラス基板１
の上に縞状の透明電極２を平行に配設し、この上
に、例えばY2O3等の誘電物質３、例えばＭoをド
ープしたＺoＳ等の螢光物質層４、及び上記と同
じ誘電物質層３′を蒸着スパッタリング等の薄膜
生成技術により３層構造にしたものを配設し、さ
らにその上に透明電極２と直交する縞状の透明電
極５を平行に配設したものである。かかる構造に
おいて、第１の電極群２のうちの一つと、第２の
電極群５のうちの一つに適当な交流電圧を印加し
たとき両電極が交差する微小面積のみが発光する
ことになり、これが画面の１絵素に相当する。こ
のような構造の薄膜ELは輝度や寿命や安定性の
点で従来の分散型EL素子に比べて優れた特性を
有している。また、製造条件によつては、個々の
絵素は印加電圧と輝度の間に第２図ａのような履
歴現象を示すメモリー型と、第２図ｂのような履
歴現象を示さないノンメモリー型とに分類される
が、本発明はこのどちらの型にも適用できる方式
である。 本発明に係る薄膜ELPの印加パルス幅twに対
する輝度特性の一例を第３図に示す。この特性曲
線から解るように印加電圧の振幅により、パルス
幅に対して線形な領域と非線形な領域とが存在す
る。十分な輝度や高いコントラスト比を得るため
には非線形領域を用いねばならない場合が多い。
本発明は上記した薄膜ELPの諸特性の発見にもと
づいてなされたものである。 本発明は、多階調表示のできる薄膜ELPによる
デイスプレイパネルの提供と、そのような表示装
置を簡単な回路構成で実現することを目的として
おり、その手段として、表示信号パルスの時間変
調のみにより輝度変調を行うこととし、さらに詳
述すると、ｎ個のパルスを所定の順序で直列に出
力するパルス発生器を設け、入力信号をｎビツト
のデジタル信号に変換したのち該デジタル信号に
対応する上記パルスのいくつかを選択して２nの
合成された表示信号パルスをつくることにより時
間変調を行うことを特徴としている。 以下、本発明をヒステリシス特性によるメモリ
機能を備えた薄膜ELPを用いてTV画像の８階調
変調を行う実施例について詳細に説明する。第４
図は本発明実施例の回路ブロツク構成図である。 映像信号入力端子６に導入された複合映像信号
は信号分離回路７にて映像信号と同期信号に分離
され、それぞれは信号処理回路８及びタイミング
制御回路９へと導かれる。信号処理回路８はサン
プルホールド回路及びＡ−Ｄ変換器から構成され
ており、映像信号をクロツク信号に基いて順次サ
ンプリングしてこれを８階調の輝度レベルB0，
B1，B2……，B7を表わす３ビツトのデジタル信
号Ａ，Ｂ，Ｃに変換する。第１表に変換の一例を
示す。
（以下、薄膜ELPという）の多階調表示装置に関
する。 薄膜ELPは第１図に示すように、ガラス基板１
の上に縞状の透明電極２を平行に配設し、この上
に、例えばY2O3等の誘電物質３、例えばＭoをド
ープしたＺoＳ等の螢光物質層４、及び上記と同
じ誘電物質層３′を蒸着スパッタリング等の薄膜
生成技術により３層構造にしたものを配設し、さ
らにその上に透明電極２と直交する縞状の透明電
極５を平行に配設したものである。かかる構造に
おいて、第１の電極群２のうちの一つと、第２の
電極群５のうちの一つに適当な交流電圧を印加し
たとき両電極が交差する微小面積のみが発光する
ことになり、これが画面の１絵素に相当する。こ
のような構造の薄膜ELは輝度や寿命や安定性の
点で従来の分散型EL素子に比べて優れた特性を
有している。また、製造条件によつては、個々の
絵素は印加電圧と輝度の間に第２図ａのような履
歴現象を示すメモリー型と、第２図ｂのような履
歴現象を示さないノンメモリー型とに分類される
が、本発明はこのどちらの型にも適用できる方式
である。 本発明に係る薄膜ELPの印加パルス幅twに対
する輝度特性の一例を第３図に示す。この特性曲
線から解るように印加電圧の振幅により、パルス
幅に対して線形な領域と非線形な領域とが存在す
る。十分な輝度や高いコントラスト比を得るため
には非線形領域を用いねばならない場合が多い。
本発明は上記した薄膜ELPの諸特性の発見にもと
づいてなされたものである。 本発明は、多階調表示のできる薄膜ELPによる
デイスプレイパネルの提供と、そのような表示装
置を簡単な回路構成で実現することを目的として
おり、その手段として、表示信号パルスの時間変
調のみにより輝度変調を行うこととし、さらに詳
述すると、ｎ個のパルスを所定の順序で直列に出
力するパルス発生器を設け、入力信号をｎビツト
のデジタル信号に変換したのち該デジタル信号に
対応する上記パルスのいくつかを選択して２nの
合成された表示信号パルスをつくることにより時
間変調を行うことを特徴としている。 以下、本発明をヒステリシス特性によるメモリ
機能を備えた薄膜ELPを用いてTV画像の８階調
変調を行う実施例について詳細に説明する。第４
図は本発明実施例の回路ブロツク構成図である。 映像信号入力端子６に導入された複合映像信号
は信号分離回路７にて映像信号と同期信号に分離
され、それぞれは信号処理回路８及びタイミング
制御回路９へと導かれる。信号処理回路８はサン
プルホールド回路及びＡ−Ｄ変換器から構成され
ており、映像信号をクロツク信号に基いて順次サ
ンプリングしてこれを８階調の輝度レベルB0，
B1，B2……，B7を表わす３ビツトのデジタル信
号Ａ，Ｂ，Ｃに変換する。第１表に変換の一例を
示す。
【表】
信号保持回路１０はマトリツクスデスプレイパ
ネル１８のＸ列電極群X1〜Ｘnのそれぞれに対応
する上記３ビツトの輝度信号を保持するシフトレ
ジスタであつて、（３×ｍ）ビツトの容量を持
つ。表示信号パルス発生回路１１は３ビツトのデ
ジタル輝度信号に従い時間変調された表示信号パ
ルスを発生する回路であつて、本発明の特徴部分
の要部をなすため後述する。Ｘ列電極駆動回路１
２は時間変調された表示信号パルスの振幅を保持
しながら高圧の電極印加電圧をつくる回路であつ
て、その出力はパネル１８のＸ列電極群X1，
X2，……，Ｘnに接続される。 一方、維持パルス発生器１４、消去パルス発生
器１５及び行選択パルス発生器１６はそれぞれ維
持パルス、消去パルス、及び行選択パルスを発生
しており、タイミング制御回路９の指令に従い適
宜Ｙ行電極駆動回路１７に供給している。駆動回
路１７はこの入力パルスに基いて高圧の出力をつ
くりマトリツクス型デスプレイパネル１８のＹ行
電極群Y1，Y2，……，Ｙoを駆動している。これ
ら一連の信号の流れはクロツク発生回路１３から
のクロツクとTV同期信号を合成してタイミング
パルスを作つているタイミング制御回路９によつ
て制御されている。 第４図のデスプレイパネル１８を構成する（ｎ
×ｍ）の絵素のうちｉ列目の電極Xiとｊ行目の
電極Yjで交差している絵素（ｉ・ｊ）につい
て、印加電圧波形と発光波形の関係を第５図に示
す。図において、イは書込みパルス、ロは維持パ
ルス、ハは消去パルス、ニは表示信号パルス、ホ
は行選択パルスである。絵素（ｉ・ｊ）に印加さ
れる電圧Ｖ（ｉ・ｊ）は、電極Xiに印加される
電圧Vxiと電極Yjに印加される電圧Vyjの差とな
り、表示信号パルスニと行選択パルスホが重畳印
加されるとき書込みパルスイが印加されて絵素
（ｉ・ｊ）が発光し、その後維持パルスロにより
その発光状態が維持されるが、次に消去パルスハ
が来ると発光が消去され、その後は維持パルスロ
により消去状態が維持される。 また、表示信号パルスニは後述するように、そ
のパルス幅が変化するが、常にこれをカバーする
ように行選択パルスホのパルス幅が定められてい
る。デスプレイパネル１８全面の走査方式は、行
選択パルス及び消去パルスが１行づつ順次Ｙ電極
を選択してゆき、これと同期して表示信号パルス
をすべてのＸ電極X1〜Ｘnに一斉に印加するライ
ン走査方式が用いられている。 次に本発明の特徴部分について説明する。第１
表において、３ビツトのデジタル信号Ａ，Ｂ，Ｃ
の重みを（４、２、１）とし、それぞれに対応す
る表示信号パルス幅をｔA，ｔB，ｔCとする。
今、パルス幅変調による多階調表示を行う場合、
印加パルス幅と輝度との間に線形関係が成立する
なら、ｔA：ｔB：ｔC＝４：２：１のパルス幅比
にすればよい。これを実現する表示信号パルス発
生回路１１を構成するｍ個の回路のうちの一つの
具体的回路例を第６図ａ又はｂに示す。ａ図とｂ
図は出力信号の導出回路がゲートOR方式か結線
OR方式かの相違だけで実質的に同一回路である
がｂ図のものは論理素子数が少くてすむ利点があ
る。図において、１９はパルス幅ｔA，ｔB，ｔ
C、の３個のパルスを一定の順序で直列に発生さ
せるパルス発生回路、２０，２１，２２はAND
素子、２３はNOR素子、２４，２５，２６はオ
ープンコレクタのNAND素子、２７は抵抗であ
る。また、Ai，Bi，Ciは信号保持回路１０の電
極Xiに係る３ビツトのメモリ素子の出力信号で
あり、12iはＸ列電極駆動回路１２のうち電極Xi
に係るものである。 第７図に、パルス幅発生回路１９の具体例を示
す。図において、MM１，MM２，MM３は単安
定マルチバイブレータ、VR１，VR２，VR３は
可変抵抗、Ｃ１，Ｃ２，Ｃ３はキヤパシタンスで
あつて、このような回路構成にすればそれぞれの
パルス幅ｔA，ｔB，ｔCを独立的に調整すること
ができるので、ELPの特性のばらつきはもとよ
り、印加パルスの電圧、振幅、周波数に依存する
パルス幅対輝度特性を簡単に補正して最適状態に
調整することができる。 第８図に第６図及び第７図に示した表示信号パ
ルス発生系のタイムチヤートを、輝度レベルがＢ
５であつてAi＝１、Bi＝０、Ci＝１の場合につ
いて示す。Ａi，Ｂi，Ｃiのデイジタル信号によつ
てパルス幅ｔA，ｔB，ｔCの３個のパルスの組み
合わせが決定され、パルス幅の異なる23＝８個の
パルスが選択又は合成される。この８個のパルス
の１つが輝度レベルに対応したＡi，Ｂi，Ｃiのデ
イジタル信号によつて択一的に出力される。第８
図は出力されたパルスが断続的な波形となつた場
合を示し、そのパルス幅は（ｔA＋ｔC）である。 一方、第３図に示したように、十分な輝度やコ
ントラスト比を得ようとすると、パルス幅対輝度
特性が非線形の範囲で使わざるを得なくなる場合
がある。この場合には、上述のようにｔA，ｔB，
ｔCの比を単純に４：２：１とすることは好まし
くなく、輝度が４：２：１の比となるようｔA，
ｔB，ｔCを調整すればよい。また画質は映像の入
力信号に忠実に対応した方が良いとは限らないの
が普通でいわゆるγ（ガンマ）≠１とした方がよ
い場合が多い。このような場合にも第７図に示し
たパルス幅発生回路は適している。 ところで、第７図における３個の単安定マルチ
バイブレータMM１，MM２，MM３を３種のパ
ルス幅ｔA，ｔB，ｔCのどれとそれぞれ対応させ
るか、即ち、３種のパルス幅ｔA，ｔB，ｔCをど
ういう順序で直列に出力させるかということは検
討を要する。この組合せは第２表に示すように６
通りある。入力信号レベルに対応したELPの輝度
は第９図の実線に示すように単調に増加するもの
でなければならない。しかし、メモリ型ELに
ネル１８のＸ列電極群X1〜Ｘnのそれぞれに対応
する上記３ビツトの輝度信号を保持するシフトレ
ジスタであつて、（３×ｍ）ビツトの容量を持
つ。表示信号パルス発生回路１１は３ビツトのデ
ジタル輝度信号に従い時間変調された表示信号パ
ルスを発生する回路であつて、本発明の特徴部分
の要部をなすため後述する。Ｘ列電極駆動回路１
２は時間変調された表示信号パルスの振幅を保持
しながら高圧の電極印加電圧をつくる回路であつ
て、その出力はパネル１８のＸ列電極群X1，
X2，……，Ｘnに接続される。 一方、維持パルス発生器１４、消去パルス発生
器１５及び行選択パルス発生器１６はそれぞれ維
持パルス、消去パルス、及び行選択パルスを発生
しており、タイミング制御回路９の指令に従い適
宜Ｙ行電極駆動回路１７に供給している。駆動回
路１７はこの入力パルスに基いて高圧の出力をつ
くりマトリツクス型デスプレイパネル１８のＹ行
電極群Y1，Y2，……，Ｙoを駆動している。これ
ら一連の信号の流れはクロツク発生回路１３から
のクロツクとTV同期信号を合成してタイミング
パルスを作つているタイミング制御回路９によつ
て制御されている。 第４図のデスプレイパネル１８を構成する（ｎ
×ｍ）の絵素のうちｉ列目の電極Xiとｊ行目の
電極Yjで交差している絵素（ｉ・ｊ）につい
て、印加電圧波形と発光波形の関係を第５図に示
す。図において、イは書込みパルス、ロは維持パ
ルス、ハは消去パルス、ニは表示信号パルス、ホ
は行選択パルスである。絵素（ｉ・ｊ）に印加さ
れる電圧Ｖ（ｉ・ｊ）は、電極Xiに印加される
電圧Vxiと電極Yjに印加される電圧Vyjの差とな
り、表示信号パルスニと行選択パルスホが重畳印
加されるとき書込みパルスイが印加されて絵素
（ｉ・ｊ）が発光し、その後維持パルスロにより
その発光状態が維持されるが、次に消去パルスハ
が来ると発光が消去され、その後は維持パルスロ
により消去状態が維持される。 また、表示信号パルスニは後述するように、そ
のパルス幅が変化するが、常にこれをカバーする
ように行選択パルスホのパルス幅が定められてい
る。デスプレイパネル１８全面の走査方式は、行
選択パルス及び消去パルスが１行づつ順次Ｙ電極
を選択してゆき、これと同期して表示信号パルス
をすべてのＸ電極X1〜Ｘnに一斉に印加するライ
ン走査方式が用いられている。 次に本発明の特徴部分について説明する。第１
表において、３ビツトのデジタル信号Ａ，Ｂ，Ｃ
の重みを（４、２、１）とし、それぞれに対応す
る表示信号パルス幅をｔA，ｔB，ｔCとする。
今、パルス幅変調による多階調表示を行う場合、
印加パルス幅と輝度との間に線形関係が成立する
なら、ｔA：ｔB：ｔC＝４：２：１のパルス幅比
にすればよい。これを実現する表示信号パルス発
生回路１１を構成するｍ個の回路のうちの一つの
具体的回路例を第６図ａ又はｂに示す。ａ図とｂ
図は出力信号の導出回路がゲートOR方式か結線
OR方式かの相違だけで実質的に同一回路である
がｂ図のものは論理素子数が少くてすむ利点があ
る。図において、１９はパルス幅ｔA，ｔB，ｔ
C、の３個のパルスを一定の順序で直列に発生さ
せるパルス発生回路、２０，２１，２２はAND
素子、２３はNOR素子、２４，２５，２６はオ
ープンコレクタのNAND素子、２７は抵抗であ
る。また、Ai，Bi，Ciは信号保持回路１０の電
極Xiに係る３ビツトのメモリ素子の出力信号で
あり、12iはＸ列電極駆動回路１２のうち電極Xi
に係るものである。 第７図に、パルス幅発生回路１９の具体例を示
す。図において、MM１，MM２，MM３は単安
定マルチバイブレータ、VR１，VR２，VR３は
可変抵抗、Ｃ１，Ｃ２，Ｃ３はキヤパシタンスで
あつて、このような回路構成にすればそれぞれの
パルス幅ｔA，ｔB，ｔCを独立的に調整すること
ができるので、ELPの特性のばらつきはもとよ
り、印加パルスの電圧、振幅、周波数に依存する
パルス幅対輝度特性を簡単に補正して最適状態に
調整することができる。 第８図に第６図及び第７図に示した表示信号パ
ルス発生系のタイムチヤートを、輝度レベルがＢ
５であつてAi＝１、Bi＝０、Ci＝１の場合につ
いて示す。Ａi，Ｂi，Ｃiのデイジタル信号によつ
てパルス幅ｔA，ｔB，ｔCの３個のパルスの組み
合わせが決定され、パルス幅の異なる23＝８個の
パルスが選択又は合成される。この８個のパルス
の１つが輝度レベルに対応したＡi，Ｂi，Ｃiのデ
イジタル信号によつて択一的に出力される。第８
図は出力されたパルスが断続的な波形となつた場
合を示し、そのパルス幅は（ｔA＋ｔC）である。 一方、第３図に示したように、十分な輝度やコ
ントラスト比を得ようとすると、パルス幅対輝度
特性が非線形の範囲で使わざるを得なくなる場合
がある。この場合には、上述のようにｔA，ｔB，
ｔCの比を単純に４：２：１とすることは好まし
くなく、輝度が４：２：１の比となるようｔA，
ｔB，ｔCを調整すればよい。また画質は映像の入
力信号に忠実に対応した方が良いとは限らないの
が普通でいわゆるγ（ガンマ）≠１とした方がよ
い場合が多い。このような場合にも第７図に示し
たパルス幅発生回路は適している。 ところで、第７図における３個の単安定マルチ
バイブレータMM１，MM２，MM３を３種のパ
ルス幅ｔA，ｔB，ｔCのどれとそれぞれ対応させ
るか、即ち、３種のパルス幅ｔA，ｔB，ｔCをど
ういう順序で直列に出力させるかということは検
討を要する。この組合せは第２表に示すように６
通りある。入力信号レベルに対応したELPの輝度
は第９図の実線に示すように単調に増加するもの
でなければならない。しかし、メモリ型ELに
【表】
ついて実験した結果、第２表の組合せ、、
、の場合には、程度の差はあるが、いずれも
入力信号に対して単調な増加傾向を示さず、例え
ば第９図の点線で示すように途中に凹むところが
生じた。このような実験の結果、組合せ又は
のように、最もパルス幅の小さいものを中間に配
する方がよい結果が得られることが認められた。
ちなみに、実験例における各パルス幅は、ｔA＝
55μＳ、ｔB＝35μＳ、ｔC＝20μＳ、これと対向
して行電極に印加される行選択パルス幅は120μ
Ｓであつた。また、発光閾値電圧Vth＝200V、維
持パルス電圧V1＝210V、書込みパルス電圧V2＝
210〜280V、消去パルス電圧V3＝190Vであつ
た。
、の場合には、程度の差はあるが、いずれも
入力信号に対して単調な増加傾向を示さず、例え
ば第９図の点線で示すように途中に凹むところが
生じた。このような実験の結果、組合せ又は
のように、最もパルス幅の小さいものを中間に配
する方がよい結果が得られることが認められた。
ちなみに、実験例における各パルス幅は、ｔA＝
55μＳ、ｔB＝35μＳ、ｔC＝20μＳ、これと対向
して行電極に印加される行選択パルス幅は120μ
Ｓであつた。また、発光閾値電圧Vth＝200V、維
持パルス電圧V1＝210V、書込みパルス電圧V2＝
210〜280V、消去パルス電圧V3＝190Vであつ
た。
第１図ａ及びｂは薄膜ELPの一部切截斜視図及
び断面図、第２図ａ及びｂは薄膜ELPの印加電圧
対発光輝度の関係を示す特性図、第３図は薄膜
ELPの印加パルス幅対発光輝度の関係を示す特性
図、第４図は本発明実施例の回路ブロツク構成
図、第５図は上記実施例の発光に関する作用説明
図、第６図ａ及びｂは上記実施例の表示信号パル
ス発生回路１１の回路例、第７図は第６図のパル
ス幅発生回路１９の回路例、第８図及び第９図は
上記実施例における表示信号パルス幅変調に関す
る作用説明図である。 ７：信号分離回路、８：信号処理回路、１１：
表示信号パルス発生器、１２：Ｘ列電極駆動回
路、１３：クロツク発生回路、１４：維持パルス
発生器、１５：消去パルス発生器、１６：行選択
パルス発生器、１７：Ｙ行電極駆動回路、１８：
マトリツクスパネル、１９：パルス幅発生回路、
MM１〜MM３：単安定マルチバイブレータ。
び断面図、第２図ａ及びｂは薄膜ELPの印加電圧
対発光輝度の関係を示す特性図、第３図は薄膜
ELPの印加パルス幅対発光輝度の関係を示す特性
図、第４図は本発明実施例の回路ブロツク構成
図、第５図は上記実施例の発光に関する作用説明
図、第６図ａ及びｂは上記実施例の表示信号パル
ス発生回路１１の回路例、第７図は第６図のパル
ス幅発生回路１９の回路例、第８図及び第９図は
上記実施例における表示信号パルス幅変調に関す
る作用説明図である。 ７：信号分離回路、８：信号処理回路、１１：
表示信号パルス発生器、１２：Ｘ列電極駆動回
路、１３：クロツク発生回路、１４：維持パルス
発生器、１５：消去パルス発生器、１６：行選択
パルス発生器、１７：Ｙ行電極駆動回路、１８：
マトリツクスパネル、１９：パルス幅発生回路、
MM１〜MM３：単安定マルチバイブレータ。
Claims (1)
- １ パルス幅が異なるｎ（ｎは自然数）個のパル
スを直列に出力するパルス発生器と、輝度レベル
を表わす入力信号をｎビツトのデジタル信号に変
換した後該デジタル信号に対応して前記パルスを
選択又は合成することにより薄膜ELパネルの電
極印加信号を形成する論理回路部と、を具備して
成り、２nの多階調表示信号を前記薄膜ELパネル
に印加することを特徴とするEL表示パネルの多
階調変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11640377A JPS5450223A (en) | 1977-09-27 | 1977-09-27 | Multiple-gradation modulator of thin-fiml el |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11640377A JPS5450223A (en) | 1977-09-27 | 1977-09-27 | Multiple-gradation modulator of thin-fiml el |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5450223A JPS5450223A (en) | 1979-04-20 |
| JPS6118903B2 true JPS6118903B2 (ja) | 1986-05-14 |
Family
ID=14686175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11640377A Granted JPS5450223A (en) | 1977-09-27 | 1977-09-27 | Multiple-gradation modulator of thin-fiml el |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5450223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08504149A (ja) * | 1993-11-01 | 1996-05-07 | ヒュンダイ モーター カンパニー | 車両の懸架装置 |
-
1977
- 1977-09-27 JP JP11640377A patent/JPS5450223A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08504149A (ja) * | 1993-11-01 | 1996-05-07 | ヒュンダイ モーター カンパニー | 車両の懸架装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5450223A (en) | 1979-04-20 |
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