JPS61174725A - 薄膜形成装置 - Google Patents
薄膜形成装置Info
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- JPS61174725A JPS61174725A JP1581885A JP1581885A JPS61174725A JP S61174725 A JPS61174725 A JP S61174725A JP 1581885 A JP1581885 A JP 1581885A JP 1581885 A JP1581885 A JP 1581885A JP S61174725 A JPS61174725 A JP S61174725A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、薄膜形成装置に係り、特に、スパッタリング
法を利用した薄膜形成装置に関する。
法を利用した薄膜形成装置に関する。
半導体ウェハ等の基板上に薄膜を形成する1つの方法と
して、スパッタリング法が用いられている0 一般のスパッタリング法では、10 −4(〜10 Torr )程度の減圧雰囲気中で放電によって生じた
高い運動エネルギをもつイオンをターゲット電極に加速
衝突させ、このときにイオンのスパッタリング罠よシ該
ターケット電極から放出される原子を、基板上に堆積す
ることによって薄膜の形成がなされる。最近では、薄膜
の堆積速度を速めるために磁界を利用した、所謂マグネ
トロンスパッタリング法が採用されている。この方法は
、陰極降下領域で電界と垂直な磁界を作用せしめて、電
子をドリフト運動させるもので、電子は、電界と磁界の
直交する方向にサイクロイド曲線を描きながらドリフト
運動するため、電離衝突頻度が高まり、比較的低い印加
電圧と低い圧力でも放電を維持することができる上、膜
形成速度を高めることのできるものである。
して、スパッタリング法が用いられている0 一般のスパッタリング法では、10 −4(〜10 Torr )程度の減圧雰囲気中で放電によって生じた
高い運動エネルギをもつイオンをターゲット電極に加速
衝突させ、このときにイオンのスパッタリング罠よシ該
ターケット電極から放出される原子を、基板上に堆積す
ることによって薄膜の形成がなされる。最近では、薄膜
の堆積速度を速めるために磁界を利用した、所謂マグネ
トロンスパッタリング法が採用されている。この方法は
、陰極降下領域で電界と垂直な磁界を作用せしめて、電
子をドリフト運動させるもので、電子は、電界と磁界の
直交する方向にサイクロイド曲線を描きながらドリフト
運動するため、電離衝突頻度が高まり、比較的低い印加
電圧と低い圧力でも放電を維持することができる上、膜
形成速度を高めることのできるものである。
しかしながら、この方法では、スパッタリング中にター
ゲット材料から放出される2次電子の影響により、膜の
堆積時に既に基板に形成されている素子(下地層)の物
性が劣化するという問題があった。
ゲット材料から放出される2次電子の影響により、膜の
堆積時に既に基板に形成されている素子(下地層)の物
性が劣化するという問題があった。
特に、トランジスタおよび電極等の形成されたMOSデ
バイスの表面に、スパッタリング法を用いて酸化シリコ
ン膜を形成するような場合、トランジスタのしきい値電
圧が変動してデバイスの信頼性が低下することになる。
バイスの表面に、スパッタリング法を用いて酸化シリコ
ン膜を形成するような場合、トランジスタのしきい値電
圧が変動してデバイスの信頼性が低下することになる。
これは、イオンがターゲットをスパッタリング。
する際に、ターゲットから発生する2次電子が基板上に
照射され、下地であるMOSデバイスのゲート酸化膜中
に正電荷や中性トラップが発生したりする等の欠陥が生
じるためであると考えられる。
照射され、下地であるMOSデバイスのゲート酸化膜中
に正電荷や中性トラップが発生したりする等の欠陥が生
じるためであると考えられる。
これらの問題を解決するため、ターゲットと基板との間
に制御電極を設けることによシ、ターゲットからの2次
電子を捕獲し、基板への電子による悪影響を大幅に低減
するような方法も提案されてはいるが、この方法では、
制御電極があるために基板上でのスパッタ膜の堆積速度
が遅くなり生産性が低下するため、実用化には依然とし
て問題を残していた。
に制御電極を設けることによシ、ターゲットからの2次
電子を捕獲し、基板への電子による悪影響を大幅に低減
するような方法も提案されてはいるが、この方法では、
制御電極があるために基板上でのスパッタ膜の堆積速度
が遅くなり生産性が低下するため、実用化には依然とし
て問題を残していた。
本発明は、前記実情に鑑みてなされたもので、マグネト
ロンスパッタリングによる薄膜の形成に際し、薄膜堆積
速度を減少させることなく、かつ該薄膜の形成される固
体表面に損傷を与えないような薄膜形成を可能とするマ
グネトロンスパッタリング装置を提供することを目的と
する。
ロンスパッタリングによる薄膜の形成に際し、薄膜堆積
速度を減少させることなく、かつ該薄膜の形成される固
体表面に損傷を与えないような薄膜形成を可能とするマ
グネトロンスパッタリング装置を提供することを目的と
する。
上記目的を達成するため、本発明では、マグネトロンス
パッタリング装置において、ターゲット面に対する磁界
の強さが異なる場合は自らターゲットから発生する2次
電子が基板に衝突する頻度が異なる点に着目し、ターゲ
ット面に対して垂直な磁界の強い所ではメツシュ間隔が
狭く、水平な磁界が強い所ではメツシュ間隔が広くなる
ように構成したメツシュ状の制御電極を用いており、こ
れをターゲットと基板との間に配置するようにしている
。
パッタリング装置において、ターゲット面に対する磁界
の強さが異なる場合は自らターゲットから発生する2次
電子が基板に衝突する頻度が異なる点に着目し、ターゲ
ット面に対して垂直な磁界の強い所ではメツシュ間隔が
狭く、水平な磁界が強い所ではメツシュ間隔が広くなる
ように構成したメツシュ状の制御電極を用いており、こ
れをターゲットと基板との間に配置するようにしている
。
すなわち、本発明のマグネトロンスパッタリング装置で
は、ターゲットからの2次電子を捕獲し、基板への電子
による悪影響を抑制するためのメツシュ状制御電極を基
板とターゲットとの間に設けるが、ターゲット面に対し
垂直な磁界が強い所すなわちターゲットから発生する2
次電子が基板に衝突し易い所ではメツシュの間隔が狭く
、またターゲット面に対し水平な磁界が強い所すなわち
2次電子が基板に到達し難く、かつスパッタ粒子の多い
所ではメツシュ間隔が広くなるように構成しており、こ
の制御電極に直流の正の電圧を印加し、ターゲットから
の2次電子をこの制御電極に導き、基板上に到達するの
を防ぐと共に、スパッタ粒子が基板上に到達するのをで
きる限り妨げないような構造をなすようにしている。
は、ターゲットからの2次電子を捕獲し、基板への電子
による悪影響を抑制するためのメツシュ状制御電極を基
板とターゲットとの間に設けるが、ターゲット面に対し
垂直な磁界が強い所すなわちターゲットから発生する2
次電子が基板に衝突し易い所ではメツシュの間隔が狭く
、またターゲット面に対し水平な磁界が強い所すなわち
2次電子が基板に到達し難く、かつスパッタ粒子の多い
所ではメツシュ間隔が広くなるように構成しており、こ
の制御電極に直流の正の電圧を印加し、ターゲットから
の2次電子をこの制御電極に導き、基板上に到達するの
を防ぐと共に、スパッタ粒子が基板上に到達するのをで
きる限り妨げないような構造をなすようにしている。
かかる構成によれば、スパッタリング中に生じる2次電
子は、制御電極に捕獲され、基板上まで到達し難くなり
、その結果、基板すなわち基板上に形成され【いる素子
への悪影響は大幅に抑制される一方、スパッタ粒子の通
過もほとんど妨げられないため一1膜の堆積速度が小さ
くなることもない0 例えば、MOSデバイスのゲート酸化膜への影響は従来
に比べて10分の1以下になる。またこのとき、膜の堆
積速度は従来とほぼ同等であシ、生産性の低下はほとん
ど皆無であった。
子は、制御電極に捕獲され、基板上まで到達し難くなり
、その結果、基板すなわち基板上に形成され【いる素子
への悪影響は大幅に抑制される一方、スパッタ粒子の通
過もほとんど妨げられないため一1膜の堆積速度が小さ
くなることもない0 例えば、MOSデバイスのゲート酸化膜への影響は従来
に比べて10分の1以下になる。またこのとき、膜の堆
積速度は従来とほぼ同等であシ、生産性の低下はほとん
ど皆無であった。
以下、本発明の実施例について、図面を参照しつつ、詳
細に説明する。
細に説明する。
このスパッタリング装置は、図にその概略構成を示す断
面図を示す如く、容器1内に相対向して配置された平板
状の上部電極2(陰極)および下部電接3(陽極)と、
これらの電極2,3の間に配設された網目状(メツシュ
状)のモリブデン線からなる制御電極4とから構成され
ている。
面図を示す如く、容器1内に相対向して配置された平板
状の上部電極2(陰極)および下部電接3(陽極)と、
これらの電極2,3の間に配設された網目状(メツシュ
状)のモリブデン線からなる制御電極4とから構成され
ている。
該上部電極2は、整合器5を介して高周波電力を供給す
る高周波電源6に接続されると共に、磁界を形成するた
めのマグネット7を具備しておシ、更に下面にターゲッ
ト材料8(例えば石英ガラスS藍0.)を担持している
。
る高周波電源6に接続されると共に、磁界を形成するた
めのマグネット7を具備しておシ、更に下面にターゲッ
ト材料8(例えば石英ガラスS藍0.)を担持している
。
また、該下部電極3は、通常接地されて′j3シ、この
上に、膜形成用の基板9を載置するように構成されてい
る(ここで該基板9とターゲット8との間隔は約8cm
となっている。)。
上に、膜形成用の基板9を載置するように構成されてい
る(ここで該基板9とターゲット8との間隔は約8cm
となっている。)。
更に、該制御電極4は、直流電源IOを具備しており、
絶縁性の支柱11により、下部電極上に載置される膜形
成用の基板9と上部電極との間にくるように支持されて
いる。
絶縁性の支柱11により、下部電極上に載置される膜形
成用の基板9と上部電極との間にくるように支持されて
いる。
加えて、該制御電極4は、中央部の領域Aと周辺部の領
域Bでピッチ間隔の異なるメツシュ構造を有しており、
第2図(A)および(B)に夫々示す如く、制御電極4
の中央部の領域AではメツシュのピッチPは2.5■、
メツシュの間隙Cは1.5mであシ、周辺部の領域Bで
は、ピップPは5■、間隙Cは4mである。
域Bでピッチ間隔の異なるメツシュ構造を有しており、
第2図(A)および(B)に夫々示す如く、制御電極4
の中央部の領域AではメツシュのピッチPは2.5■、
メツシュの間隙Cは1.5mであシ、周辺部の領域Bで
は、ピップPは5■、間隙Cは4mである。
そして、容器1の両端にはガスを導入するだめのガス導
入口12とガスを排出するためのガス排出口13とが相
対向して設けられている。
入口12とガスを排出するためのガス排出口13とが相
対向して設けられている。
次に、本発明実施例のスパッタリング装置を用いて、保
護膜としての酸化シリコン膜を形成する方法について説
明する。
護膜としての酸化シリコン膜を形成する方法について説
明する。
ここで、膜形成用の基板9として、膜厚200 Xのゲ
ート酸化膜を有するMOS)ランジスタおよび電極の作
シ込まれたシリコン基板をまず、下部電極3上の所定の
位置に載置する。
ート酸化膜を有するMOS)ランジスタおよび電極の作
シ込まれたシリコン基板をまず、下部電極3上の所定の
位置に載置する。
そして、容器l内をI X 10−’ (Torr )
程度の真空に排気した後、ガス導入口12よりアルゴン
(Ar)ガスを導入し、容器l内のガス圧をl0IT)
TorrVc保持スル。
程度の真空に排気した後、ガス導入口12よりアルゴン
(Ar)ガスを導入し、容器l内のガス圧をl0IT)
TorrVc保持スル。
次いで、制御電極4を+30Vに維持すると共に高周波
電源6をONにし、5W/antの高周波電力を印加す
ることにより、上部電極2と下部電極3との間で放電を
起し、アルゴンイオン(よジターゲット材料8をスパッ
タリングすることKよシ、基板9の表面に酸化シリコン
膜を約1μm堆積させる。
電源6をONにし、5W/antの高周波電力を印加す
ることにより、上部電極2と下部電極3との間で放電を
起し、アルゴンイオン(よジターゲット材料8をスパッ
タリングすることKよシ、基板9の表面に酸化シリコン
膜を約1μm堆積させる。
このようにして酸化シリコン膜を形成した後、スパッタ
リング装置から該基板をとり出してフォトリソエツチン
グにより電極用開口部を穿孔し、更に450vのフォー
ミングガス中で約20分間にわたる熱処理を行なった。
リング装置から該基板をとり出してフォトリソエツチン
グにより電極用開口部を穿孔し、更に450vのフォー
ミングガス中で約20分間にわたる熱処理を行なった。
熱処理後の該基板内のMOS)ランジスタのしきい値電
圧■thを測定した結果、本発明のスパッタリング装置
による該酸化シリコン膜形成前に比さて5mV変動した
に過ぎなかった。
圧■thを測定した結果、本発明のスパッタリング装置
による該酸化シリコン膜形成前に比さて5mV変動した
に過ぎなかった。
比較のために1制御電極を具備していない従来のスパッ
タリング族@VCよって上記と同一のスノにツタ条件で
酸化シリコン欣を形成した場合のMOSトランジスタの
しきい値電圧■thを測定すると、形成前に比べてi
o OmVも変動したことがわかつた。
タリング族@VCよって上記と同一のスノにツタ条件で
酸化シリコン欣を形成した場合のMOSトランジスタの
しきい値電圧■thを測定すると、形成前に比べてi
o OmVも変動したことがわかつた。
また、本発明の実施例の場合、酸化シリコン膜の堆積速
度は250 X /minであり、制御電極がない場合
の堆積速度300 A /minと比較して、わずかに
低下したに過ぎなかった。ちなみに、制御電極全面を第
2図(A)に示したメツシュ構造で構0.1 成した場合の堆積速度は80 A /rnx nと一以
下への低下となった。
度は250 X /minであり、制御電極がない場合
の堆積速度300 A /minと比較して、わずかに
低下したに過ぎなかった。ちなみに、制御電極全面を第
2図(A)に示したメツシュ構造で構0.1 成した場合の堆積速度は80 A /rnx nと一以
下への低下となった。
以上の比較から明らかなように、本発明実施例のスパッ
タリング装置を用いることにより、堆積速度をほとんど
低下させることなく形成し得ると共に、しきい値電圧の
変動を従来の20分の1に抑えることができた。
タリング装置を用いることにより、堆積速度をほとんど
低下させることなく形成し得ると共に、しきい値電圧の
変動を従来の20分の1に抑えることができた。
なお、制御電極を構成する材料としては、実施例に示し
たモリブデン(Mo゛)に限定されるものではなく、タ
ングステン(W)等、他の高融点金属を用いてもよい。
たモリブデン(Mo゛)に限定されるものではなく、タ
ングステン(W)等、他の高融点金属を用いてもよい。
史に、メツシュ構造も実施例に限定されるものではなく
、装置の構造に応じて、磁界強度の分布により適宜変形
可能である。
、装置の構造に応じて、磁界強度の分布により適宜変形
可能である。
また、スパッタガスについても、アルゴンに限定される
ことなく、ヘリウム(He) 、ネオン(Ne)、クリ
プトン(Kr) 、キセノン(Xe)等、他のガスを用
いる場合にも、同様の効果が奏効される。
ことなく、ヘリウム(He) 、ネオン(Ne)、クリ
プトン(Kr) 、キセノン(Xe)等、他のガスを用
いる場合にも、同様の効果が奏効される。
加えて、本発明は、基板側の下部電極にも電力を印加す
るバイアススパッタ等にも適用可能である。
るバイアススパッタ等にも適用可能である。
第1図は、本発明実施例のスパッタリング装量の概略構
成を示す断面図、第2図(5)および但)は、夫々同装
置の制御電極の中央部の領域Aおよび周辺部の領域Bに
おけるメツシュ構造を示す拡大図である。 1・・・容器、2・・・上部電極、3・・・下部電極、
4・・・制御電極、5・・・整合器、6・・・高周波電
源、7・・・マグネット、8・・・ターゲット材料、9
・・・基板、10・・・直流電源、11・・・支柱、1
2・・・ガス導入口、13・・・ガス排出口。 第2図
成を示す断面図、第2図(5)および但)は、夫々同装
置の制御電極の中央部の領域Aおよび周辺部の領域Bに
おけるメツシュ構造を示す拡大図である。 1・・・容器、2・・・上部電極、3・・・下部電極、
4・・・制御電極、5・・・整合器、6・・・高周波電
源、7・・・マグネット、8・・・ターゲット材料、9
・・・基板、10・・・直流電源、11・・・支柱、1
2・・・ガス導入口、13・・・ガス排出口。 第2図
Claims (1)
- 【特許請求の範囲】 マグネトロン放電により生じたイオンでターゲット材
料をスパッタリングし、基板表面上に薄膜を堆積形成す
る薄膜形成装置において、 前記ターゲット材料と前記基板との間に相当する位置に
、直流電圧が印加されるメッシュ構造の制御電極を具備
してなり、 該メッシュ構造は、ターゲット面に対して垂直な磁界が
強い所ではメッシュの間隔がより狭くなるように構成さ
れていることを特徴とする薄膜形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1581885A JPS61174725A (ja) | 1985-01-30 | 1985-01-30 | 薄膜形成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1581885A JPS61174725A (ja) | 1985-01-30 | 1985-01-30 | 薄膜形成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61174725A true JPS61174725A (ja) | 1986-08-06 |
Family
ID=11899427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1581885A Pending JPS61174725A (ja) | 1985-01-30 | 1985-01-30 | 薄膜形成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61174725A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2786359A1 (fr) * | 1998-11-25 | 2000-05-26 | Japan National Oil | Tube a neutrons hermetique |
US6081314A (en) * | 1994-04-19 | 2000-06-27 | Nec Corporation | Liquid crystal display cell |
US6692617B1 (en) * | 1997-05-08 | 2004-02-17 | Applied Materials, Inc. | Sustained self-sputtering reactor having an increased density plasma |
US9051641B2 (en) | 2001-07-25 | 2015-06-09 | Applied Materials, Inc. | Cobalt deposition on barrier surfaces |
-
1985
- 1985-01-30 JP JP1581885A patent/JPS61174725A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6081314A (en) * | 1994-04-19 | 2000-06-27 | Nec Corporation | Liquid crystal display cell |
US6323922B1 (en) | 1994-04-19 | 2001-11-27 | Nec Corporation | Liquid crystal display cell |
US6692617B1 (en) * | 1997-05-08 | 2004-02-17 | Applied Materials, Inc. | Sustained self-sputtering reactor having an increased density plasma |
FR2786359A1 (fr) * | 1998-11-25 | 2000-05-26 | Japan National Oil | Tube a neutrons hermetique |
US9051641B2 (en) | 2001-07-25 | 2015-06-09 | Applied Materials, Inc. | Cobalt deposition on barrier surfaces |
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