JPS61169029A - Two-way time-division multiplex dpcm coding and decoding device - Google Patents
Two-way time-division multiplex dpcm coding and decoding deviceInfo
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- JPS61169029A JPS61169029A JP1014285A JP1014285A JPS61169029A JP S61169029 A JPS61169029 A JP S61169029A JP 1014285 A JP1014285 A JP 1014285A JP 1014285 A JP1014285 A JP 1014285A JP S61169029 A JPS61169029 A JP S61169029A
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- terminal
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- output
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は音声信号等の伝送帯域圧縮に係る高精度なり
P G M (Differential Pu1se
CodeModulation)符号化およびDPC
M復号化を同時双方向にしたDPCM符号復号器に関す
るものである。[Detailed description of the invention] Industrial application field The present invention relates to high-precision transmission band compression of audio signals, etc.
P G M (Differential Pulse
CodeModulation) encoding and DPC
This invention relates to a DPCM code decoder that performs M decoding simultaneously in both directions.
従来の技術
従来、DPCM符号化およびDPCM復号化を同時双方
向にするためにはDPCM符号器とDPCM復号器をそ
れぞれ独立して設は適当な時分割多重化回路と組合わせ
て実現していた。組合わせられる従来技術は基本的なも
のであり、例えば(電子通信学会線 電子通信ハンドブ
ック 第16編第3部門 4.3)などに示されている
。Conventional technology In the past, in order to perform DPCM encoding and DPCM decoding simultaneously in both directions, the DPCM encoder and DPCM decoder were installed independently or combined with an appropriate time division multiplexing circuit. . The conventional techniques to be combined are basic ones, and are shown, for example, in (Electronic Communication Institute, Electronic Communication Handbook, Vol. 16, Section 3, 4.3).
発明が解決しようとする問題点
しかしながら、DPCM符号器とDPCM復号器をそれ
ぞれ独立して設けることは、回路規模の増大ひいては集
積回路化する場合のチップ面積増大を招き、かつ入出力
端子を多数必要とするので実装面での不都合ばかりでな
く不経済であるという欠点があった。Problems to be Solved by the Invention However, providing a DPCM encoder and a DPCM decoder independently leads to an increase in circuit scale and an increase in chip area when integrated circuits, and requires a large number of input/output terminals. Therefore, it has the drawback that it is not only inconvenient in terms of implementation, but also uneconomical.
問題点を解決するだめの手段
本発明は上記問題点を解決するだめ、予測器および減算
器、加算器からなるDPCM符号器において、少なくと
も予測器は標本化周波数のn倍(nは2以上の正整数)
のクロック周波数で動作するn段のデジタル遅延回路を
有するようにし、ゲート回路を設けてDPCM符号器と
これの局部DPCM復号器の入出力信号を双方向時分割
多重化したものである。Means for Solving the Problems The present invention solves the above problems.In a DPCM encoder consisting of a predictor, a subtracter, and an adder, at least the predictor is n times the sampling frequency (n is 2 or more). positive integer)
This circuit has an n-stage digital delay circuit operating at a clock frequency of 1, and is provided with a gate circuit to bidirectionally time-division multiplex the input/output signals of the DPCM encoder and its local DPCM decoder.
まだ入出力端子の数を減少させるため前記したゲート回
路は第1ゲート回路および第2ゲート回路を備え、符号
器出力と復号器入力を時分割多重化した第1入出力端子
と、符号器入力と復号器出力を時分割多重化した第2入
出力端子とを備えだものである。In order to reduce the number of input/output terminals, the gate circuit described above includes a first gate circuit and a second gate circuit, and a first input/output terminal which time-division multiplexes the encoder output and the decoder input, and the encoder input. and a second input/output terminal for time-division multiplexing the decoder output.
作用
本発明は前記した構成により、少ない部品点数で双方向
時分割多重化したDPCM符号復号化を行うことができ
るものであり、また入出力端子の数を減少させることが
出来るものである。According to the present invention, with the above-described configuration, bidirectional time division multiplexed DPCM code decoding can be performed with a small number of parts, and the number of input/output terminals can be reduced.
実施例
第1図は本発明の基本的な構成を示すブロック図である
。第1図において、1は予測値と入力データとの差分す
なわち予測残差を得るだめの減算器、2は伝送帯域圧縮
のために非直線量子化をしてビット低減をするだめの量
子化器、3はゲート回路、4は逆量子化器、6は加算器
、6は標本化周波数のn倍(nは2以上の正整数)のク
ロック周波数で動作するn段のデジタル遅延回路を有す
る予測器である。7は逆量子化器4、加算器5および予
測器6からなる局部DPCM復号器である。Embodiment FIG. 1 is a block diagram showing the basic configuration of the present invention. In Fig. 1, 1 is a subtracter for obtaining the difference between the predicted value and input data, that is, a prediction residual, and 2 is a quantizer for performing non-linear quantization to reduce bits in order to compress the transmission band. , 3 is a gate circuit, 4 is an inverse quantizer, 6 is an adder, and 6 is a prediction having an n-stage digital delay circuit that operates at a clock frequency n times the sampling frequency (n is a positive integer of 2 or more). It is a vessel. 7 is a local DPCM decoder consisting of an inverse quantizer 4, an adder 5 and a predictor 6.
まずDPCM符号器の動作について説明する。First, the operation of the DPCM encoder will be explained.
アナログ入力信号はム/D変換器(図示せず)で直線量
子化デジタルデータに予備符号化され符号器入力端子1
021Lへ印加される。減算器1によって予測値と入力
データとの差分すなわち予測残差を得、この予測残差デ
ータを量子化器2で伝送帯域圧縮のために非直線量子化
をしてビット低減をしたうえで符号器出力端子1011
!Lへ出力する。The analog input signal is pre-encoded into linearly quantized digital data by a MU/D converter (not shown) and then sent to the encoder input terminal 1.
Applied to 021L. The subtracter 1 obtains the difference between the predicted value and the input data, that is, the prediction residual, and the quantizer 2 performs nonlinear quantization to reduce bits in order to compress the transmission band, and then encodes the predicted residual data. device output terminal 1011
! Output to L.
この時符号復号制御入力端子20oは符号化動作状態と
なるよう制御して出力の一部をゲート回路3を通じて逆
量子化器4へ印加する。逆量子化器4は非直線量子化さ
れたデータを元の直線量子化に戻すだめのものである。At this time, the code/decoding control input terminal 20o is controlled to be in the encoding operation state, and a part of the output is applied to the inverse quantizer 4 through the gate circuit 3. The inverse quantizer 4 is for returning the non-linear quantized data to the original linear quantization.
このデータを加算器5および予測器6かもなる予測ルー
プに加え予測値を得る。This data is added to a prediction loop comprising an adder 5 and a predictor 6 to obtain a predicted value.
次にDPCM復号器の動作について説明する。Next, the operation of the DPCM decoder will be explained.
復号器入力端子101b より入力される伝送帯域圧縮
されたデジタルデータはゲート回路3を通じて逆量子化
器4へ印加される。逆量子化器4で非直線量子化された
データを元の直線量子化データに戻し、加算器5および
予測器6からなる予測ル−プに加えて予測値すなわちD
PCM復号器出力を得、復号器出力端子102bに出力
する。この時符号復号制御入力端子200は復号化動作
状態となるよう制御される。このようにDPCM復号器
はDPOM符号器の局部DPOM復号器を共通利用する
ようにしている。The transmission band compressed digital data inputted from the decoder input terminal 101b is applied to the inverse quantizer 4 through the gate circuit 3. The data non-linearly quantized by the inverse quantizer 4 is returned to the original linearly quantized data, and in addition to the prediction loop consisting of the adder 5 and the predictor 6, the predicted value ie D
A PCM decoder output is obtained and output to the decoder output terminal 102b. At this time, the code/decoding control input terminal 200 is controlled to be in the decoding operation state. In this way, the DPCM decoder commonly uses the local DPOM decoder of the DPOM encoder.
以上は符号化、復号化それぞれの動作について説明しだ
が、予測器6は標本化周波数のn倍(nは2以上の正整
数)のクロック周波数で動作するn段のデジタル遅延回
路を有する予測器であって、n=2の場合、2重の時分
割多重化が出来るものである。つまりゲート回路3の符
号復号制御入力端子200に印加する制御信号を予測器
6のクロック毎に反転して制御することによって符号復
号を交互に動作させることが出来る。こうすることによ
って1標本期間内に符号化動作と復号化動作の両方の動
作をすることができ、それぞれの動作に対応した出力デ
ータを取り出すことができる。The above describes the encoding and decoding operations, but the predictor 6 is a predictor that has an n-stage digital delay circuit that operates at a clock frequency that is n times the sampling frequency (n is a positive integer of 2 or more). When n=2, double time division multiplexing is possible. That is, by inverting and controlling the control signal applied to the code decoding control input terminal 200 of the gate circuit 3 every clock of the predictor 6, code decoding can be operated alternately. By doing so, both encoding and decoding operations can be performed within one sample period, and output data corresponding to each operation can be extracted.
すなわち双方向時分割多重化DPCM符号復号器とする
ことが出来る。That is, it can be a bidirectional time division multiplexed DPCM code decoder.
次に本発明のもう1つの基本回路について説明する。第
2図は本発明のもう1つの基本的な構成を示すブロック
図である。第2図において、3は第1ゲート回路、8は
第2ゲート回路であり、101は符号器出力と復号器入
力を時分割多重化した第1入出力端子、102は符号器
入力と復号器出力をり基本的な動作は同じである。第2
図の構成で異なるのは第2ゲート回路8を設けてこれの
制御端子Lcある第2制御端子202に前記した予測器
6のクロック毎に反転した制御信号を印加することによ
って符号器入力と復号器出力を時分割多重化して第2入
出力端子102より入出力できるようにしたことである
。Next, another basic circuit of the present invention will be explained. FIG. 2 is a block diagram showing another basic configuration of the present invention. In FIG. 2, 3 is a first gate circuit, 8 is a second gate circuit, 101 is a first input/output terminal that time-division multiplexes the encoder output and decoder input, and 102 is the encoder input and decoder input. The basic operation of the output is the same. Second
The difference in the configuration shown in the figure is that a second gate circuit 8 is provided, and a control signal inverted for each clock of the predictor 6 described above is applied to a second control terminal 202 of the second gate circuit 8, which is the control terminal Lc of the second gate circuit 8. The device outputs are time-division multiplexed so that they can be input and output from the second input/output terminal 102.
次に本発明の双方向時分割多重化DPCM符号復号器の
具体的な実施例について第3図にブロック図を示すとと
もに、第4図に第3図の動作を示すタイミング図を示し
、以下第3図および第4図をもとにさらに詳しく説明す
る。Next, FIG. 3 shows a block diagram of a specific embodiment of the bidirectional time division multiplexing DPCM code decoder of the present invention, and FIG. 4 shows a timing diagram showing the operation of FIG. 3. This will be explained in more detail based on FIGS. 3 and 4.
第3図において、予測器6は前値予測であり2段のデジ
タル遅延器で構成している。第1ゲート回路3および第
2ゲート回路8は3ステートゲートを用いており、それ
ぞれの制御端子33および制御端子83をHにするとゲ
ート回路がアクティブ(オン)、Lにするとゲート回路
がオフかつ高インピーダンスのフローティング状態とな
るものである。′また制御端子200の制御信号は第2
ゲート回路8の制御端子83には直接、第1ゲート回路
3の制御端子33にはインバータ9で反転して印加して
いる。In FIG. 3, the predictor 6 is a previous value predictor and is composed of a two-stage digital delay device. The first gate circuit 3 and the second gate circuit 8 use three-state gates, and when the respective control terminals 33 and 83 are set to H, the gate circuits are activated (on), and when set to L, the gate circuits are turned off and high. This causes the impedance to be in a floating state. 'Also, the control signal at the control terminal 200 is
The voltage is applied directly to the control terminal 83 of the gate circuit 8 and inverted by the inverter 9 to the control terminal 33 of the first gate circuit 3 .
第4図において、(a)は予備符号化のためのム71変
換器の標本化クロックであり、TI、T2およびT3は
それぞれ標本化時刻である。(b)は制御端子200の
制御信号であり、(C)の動作状態と対応するものであ
る。符号化期間には局部DPCM復号器の出力と符号器
入力とが衝突しないように第2ゲート回路8をオフ(高
インピーダンス)とし、(d)に示す16ビノトの符号
器入力(iKl、 iE、・・・・)が減算器1へ印加
されるよう制御するとともに第1ゲート回路3をアクテ
ィブ(オン)にする。次の復号化期間には同様に第1ゲ
ート回路3をオフ(高インピーダンス)として(el)
に示す第1入出力端子101 よりの8ビツトの復号器
入力(iDl。In FIG. 4, (a) is the sampling clock of the M71 converter for preliminary encoding, and TI, T2 and T3 are sampling times, respectively. (b) is a control signal of the control terminal 200, which corresponds to the operating state of (C). During the encoding period, the second gate circuit 8 is turned off (high impedance) so that the output of the local DPCM decoder and the encoder input do not collide, and the 16-binot encoder inputs (iKl, iE, ...) is applied to the subtracter 1, and the first gate circuit 3 is activated (turned on). In the next decoding period, the first gate circuit 3 is similarly turned off (high impedance) (el).
An 8-bit decoder input (iDl) from the first input/output terminal 101 shown in FIG.
lD2.・・・・・・)を局部DPOM復号器7へ入力
するよう制御するとともに第2ゲート回路8をアクティ
ブ(オン)にする。(0は予測器6のデジタル遅延器の
遅延クロックであり、標本化周波数の2倍としている。lD2. ...) is input to the local DPOM decoder 7, and the second gate circuit 8 is activated (turned on). (0 is the delay clock of the digital delay device of the predictor 6, which is twice the sampling frequency.
予測器6を除く他のブロック(減算器1、量子化器2.
第1ゲート回路32等々)の動作時間は標本化周期およ
び遅延クロック周期に比較して充分短かく無視できる。Other blocks except predictor 6 (subtracter 1, quantizer 2, etc.)
The operation time of the first gate circuit 32, etc.) is sufficiently short compared to the sampling period and the delay clock period and can be ignored.
このため、符号器入力(iKl、iK2+・・・・・・
)は減算器1.量子化器2.第1ゲート回路3.逆量子
化器4および加算器5を経て(iK’1 、 iK’2
、・・・・・・)に、また復号器入力(iDl 、
iD2.・・・・・)は逆量子化器4および加算器5を
経て(iD’1 、 iD’2.・・・・・)になり、
予測器6の入力端子61のデータは(g)に示す如くこ
れらを時分割多重化したデータとなる。For this reason, the encoder input (iKl, iK2+...
) is the subtractor 1. Quantizer 2. First gate circuit 3. After passing through the inverse quantizer 4 and the adder 5, (iK'1, iK'2
,...) and also the decoder input (iDl,
iD2. ...) becomes (iD'1, iD'2...) through the inverse quantizer 4 and adder 5,
The data at the input terminal 61 of the predictor 6 is time-division multiplexed data as shown in (g).
この入力データを2段のデジタル遅延器によって順次遅
延し2クロック分ずれた出力データ(0を得る。図より
明らかなように出力データ(0は常に1標本化周期だけ
入力端子61のデータ(g)から遅延しており、そのた
め予測器6は前値予測器として動作する。符号化期間に
は予測データとして減算器1に印加し、復号化期間には
局部DPCM復号器7の出力データとして第2ゲート回
路8を経て第2入出力端子102から出力する。この復
号器出力(ODl、OD2.・・・・・)を(h)に示
す。また符号器出力は前記したように減算器1.量子化
器および第1ゲート回路3を経て第1入出力端子101
から出力する。この符号器出力(oEl 、 oE2.
・・・・)を(1)に示す。This input data is sequentially delayed by a two-stage digital delay device to obtain output data (0) that is shifted by two clocks. As is clear from the figure, the output data (0 is always the data (g ), so the predictor 6 operates as a previous value predictor. During the encoding period, the prediction data is applied to the subtractor 1, and during the decoding period, the prediction data is applied to the subtractor 1 as the output data of the local DPCM decoder 7. It is output from the second input/output terminal 102 via the 2-gate circuit 8.The decoder output (ODl, OD2...) is shown in (h).The encoder output is output from the subtracter 1 as described above. .The first input/output terminal 101 via the quantizer and the first gate circuit 3
Output from. This encoder output (oEl, oE2.
...) is shown in (1).
以上のことから第1入出力端子1o1および第2入出力
端子102のデータはそれぞれ(k)およびCi)とな
り、符号化期間には第2入出力端子102から第1入出
力端子101へ、復号化期間には逆に第1入出力端子1
01から第2入出力端子102の方向へデータがながれ
、全体として双方向時分割多重化したDPCM符号復号
器として動作するものである。From the above, the data at the first input/output terminal 1o1 and the second input/output terminal 102 are (k) and Ci), respectively, and during the encoding period, the data is transferred from the second input/output terminal 102 to the first input/output terminal 101 for decoding. On the contrary, the first input/output terminal 1
Data flows from 01 to the second input/output terminal 102, and the entire device operates as a bidirectional time division multiplexed DPCM code decoder.
従来技術による構成であれば局部DPCM復号器が全体
で2個必要であるのに比較し、本例によれば共用するこ
とで局部DPCM復号器が全体で1個あればよく、部品
点数を大幅に削減出来る。Compared to the conventional configuration that would require two local DPCM decoders, in this example, by sharing, only one local DPCM decoder is required, significantly reducing the number of parts. It can be reduced to
また従来技術による構成であれば符号器入力端子(16
本)、符号器出力端子(8本)、復号器入力端子(8本
)および復号器出力端子(16本)の合計48本が必要
であるのに比較し、本実施例では第1入出力端子(16
本)および第2入出力端子(8本り合計24本のみでよ
いために半導体集積回路化する場合に実装パノケーンの
ピン端子数を少なく出来るので、結果としてコストダウ
ンにつながるものである。In addition, if the configuration is based on the conventional technology, the encoder input terminal (16
In this example, the first input/output terminal is Terminal (16
Since only 24 pins (8 pins) and 2nd input/output terminals (24 pins in total) are required, the number of pin terminals of the mounted pano cane can be reduced when fabricating a semiconductor integrated circuit, resulting in cost reduction.
本実施例では予測器を前須予測としたが、デジタルフィ
ルりを用いた一次線形予測器あるいは高次線形予測器で
あってもよい。In this embodiment, the predictor is Maesu prediction, but it may be a first-order linear predictor or a higher-order linear predictor using digital fill.
第5図は本発明の双方向時分割多重化DPCM符号復号
器に使用出来る一次線形予測器を示すブロック図であり
、前値予測器の場合と全く同様にDPCM符号復号器を
双方向時分割多重化し得るものである。FIG. 5 is a block diagram showing a first-order linear predictor that can be used in the bidirectional time division multiplexing DPCM code decoder of the present invention. It can be multiplexed.
また本実施例では予測器のデジタル遅延器を2段とした
が、多重化数は2以上でもよく、この場合さらにマルチ
チャンネルにすることができる。Further, in this embodiment, the digital delay device of the predictor is set to two stages, but the number of multiplexing may be two or more, and in this case, it is possible to further provide multiple channels.
発明の効果
以上詳細に説明したように、本発明の双方向時分割多重
化DPCM符号復号器によれば、少ない部品点数で双方
向時分割多重化したDPCM符号復号化を行うことがで
きるので、装置の簡単化。Effects of the Invention As explained in detail above, according to the bidirectional time division multiplexed DPCM code decoder of the present invention, bidirectional time division multiplexed DPCM code decoding can be performed with a small number of parts. Simplification of equipment.
小型化が図れ、また入出力端子の数を減少させることが
でき、特に集積回路化する上で経済的な効果が顕著な優
れたものである。It is possible to achieve miniaturization, reduce the number of input/output terminals, and has a remarkable economical effect especially when integrated circuits are implemented.
第1図は本発明の第1の基本的な構成を示すブロック図
、第2図は本発明の第2の基本的な構成を示すブロック
図、第3図は本発明の具体的な一実施例の構成を示すプ
ロ、り図、第4図は第3図の実施例における主要部デー
タのタイミング図、第5図は本発明の双方向時分割多重
化DPCM符号復号器に使用出来る一次線形予測器を示
すブロック図である。
1・・・・・減算器、2・・・・・・量子化器、3・・
・・第1ゲート回路、4・・・・・・逆量子化器、5・
・・・・・加算器、6・・・・・・予測器、7・・・・
・・局部DPCM復号器、8・・・・・第2ゲート回路
、9・・・・・インバータ、101・・・・第1入出力
端子、102・・・・第2入出力端子、200・・・−
符号復号制御入力端子、300・・・・・・遅延クロッ
ク入力端子。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第4
図
枢←蕉肩砕貰忰
ミt+−べく只盲カFIG. 1 is a block diagram showing the first basic configuration of the present invention, FIG. 2 is a block diagram showing the second basic configuration of the present invention, and FIG. 3 is a specific implementation of the present invention. 4 is a timing diagram of main data in the embodiment of FIG. 3, and FIG. 5 is a linear linear diagram that can be used in the bidirectional time division multiplexing DPCM code decoder of the present invention FIG. 2 is a block diagram showing a predictor. 1...Subtractor, 2...Quantizer, 3...
...First gate circuit, 4...Inverse quantizer, 5.
...Adder, 6...Predictor, 7...
...Local DPCM decoder, 8...Second gate circuit, 9...Inverter, 101...First input/output terminal, 102...Second input/output terminal, 200...・・−
Code/decoding control input terminal, 300... Delay clock input terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 4
Diagram ← Shōshō shā shān yān mi t+-be blinded Ka
Claims (2)
上の正整数)のクロック周波数で動作するn段のデジタ
ル遅延回路を有する予測器とゲート回路とを備えたこと
を特徴とする双方向時分割多重化DPCM符号復号器。(1) It is characterized by comprising a subtracter, an adder, a predictor having an n-stage digital delay circuit that operates at a clock frequency n times the sampling frequency (n is a positive integer of 2 or more), and a gate circuit. A bidirectional time division multiplexed DPCM code decoder.
路を備え、符号器出力と復号器入力を時分割多重化した
第1入出力端子と、符号器入力と復号器出力を時分割多
重化した第2入出力端子とを備えたことを特徴とする特
許請求の範囲第1項記載の双方向時分割多重化DPCM
符号復号器。(2) The gate circuit includes a first gate circuit and a second gate circuit, and has a first input/output terminal that time-division multiplexes the encoder output and decoder input, and a first input/output terminal that time-division multiplexes the encoder input and decoder output. A bidirectional time division multiplexed DPCM according to claim 1, characterized in that the second input/output terminal is provided with a second input/output terminal.
code decoder.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1014285A JPS61169029A (en) | 1985-01-22 | 1985-01-22 | Two-way time-division multiplex dpcm coding and decoding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1014285A JPS61169029A (en) | 1985-01-22 | 1985-01-22 | Two-way time-division multiplex dpcm coding and decoding device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61169029A true JPS61169029A (en) | 1986-07-30 |
Family
ID=11742032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1014285A Pending JPS61169029A (en) | 1985-01-22 | 1985-01-22 | Two-way time-division multiplex dpcm coding and decoding device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61169029A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61200720A (en) * | 1985-03-01 | 1986-09-05 | Toshiba Corp | Forecast coding device |
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JPS4979452A (en) * | 1972-12-05 | 1974-07-31 | ||
JPS5337361A (en) * | 1976-09-17 | 1978-04-06 | Matsushita Electric Ind Co Ltd | Dpcm unit |
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1985
- 1985-01-22 JP JP1014285A patent/JPS61169029A/en active Pending
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