JPS61165130A - Carry signal generating circuit - Google Patents
Carry signal generating circuitInfo
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- JPS61165130A JPS61165130A JP639185A JP639185A JPS61165130A JP S61165130 A JPS61165130 A JP S61165130A JP 639185 A JP639185 A JP 639185A JP 639185 A JP639185 A JP 639185A JP S61165130 A JPS61165130 A JP S61165130A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンプリメンタリＭＯ８論理回路を主要的に
用いた桁上げ信号発生回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a carry signal generation circuit mainly using a complementary MO8 logic circuit.
従来の技術
桁上げ信号発生回路とは、加算回路において、１桁下か
らの桁上げ信号とその桁の信号を加算して必要に応じて
桁上げ信号を発生する回路である。A conventional carry signal generation circuit is a circuit that generates a carry signal as necessary by adding a carry signal from one digit below and a signal of that digit in an adder circuit.
従来の桁上げ信号門生回路は第４図、第５図に示すよう
な回路構成が提供されている。Conventional carry signal gate generation circuits have circuit configurations as shown in FIGS. 4 and 5.
第４図または第６図の回路において、入力Ａ１゜Ｂ、が
同一信号レベルの時は、前段の桁上げ信号に関係々く、
各ＭＯ８）ランンスタ５，６，７．８（捷たは１５，１
６，１７．１８）から成る回路により次段に桁上げ信号
を送る。一方、入力Ａ１とＢ、が異なるレベルの時は、
桁上げ信号はインバータ２（または１２）およびＭ２Ｒ
トランジスタ３゜４（捷たは１３．１４）でなるトラン
スファーゲート１段を通過して次段に転送される。その
時、伝搬速度を遅くする負荷容量も、トランジスタ６゜
了（捷たは１６．１７）の接続だけにし、小さく抑えら
れている。In the circuit of FIG. 4 or FIG. 6, when inputs A1 and B are at the same signal level, regardless of the carry signal in the previous stage,
Each MO8) Runnstar 5, 6, 7.8 (Kate or 15, 1
6, 17, and 18) sends a carry signal to the next stage. On the other hand, when inputs A1 and B are at different levels,
Carry signal is inverter 2 (or 12) and M2R
The signal passes through one stage of a transfer gate made up of 3.4 (or 13.14) transistors and is transferred to the next stage. At this time, the load capacitance that slows down the propagation speed is kept small by connecting only the transistor 6° (or 16.17).
そこで第４図寸たけ第５図のような桁上げ回路を用いて
多段の加算回路を構成すれば、桁上げ信号は段数に応じ
たトランスファーゲートの信号伝搬遅り以下で全て発生
させ得る。Therefore, if a multi-stage adder circuit is constructed using carry circuits such as those shown in FIG. 4 and FIG. 5, all carry signals can be generated within the signal propagation delay of the transfer gate corresponding to the number of stages.
発明が解決しようとする問題点
しかしながら上記の構成では、トランスファーゲートの
段数増大とともに累積負荷効果により信号の伝搬速度が
遅くなることもあるので、例えば、第６図のように、第
４図と第６図の回路を併用して、四段の加算回路を構成
するときには、インバータ６３をバッファとして接続部
に適宜配置し。Problems to be Solved by the Invention However, in the above configuration, as the number of stages of transfer gates increases, the signal propagation speed may slow down due to the cumulative load effect. When the circuit shown in FIG. 6 is used in combination to construct a four-stage adder circuit, the inverter 63 is appropriately placed at the connection portion as a buffer.
累積負荷効果を減少させていた。The cumulative load effect was reduced.
このような構成では多段になるほど、バッファとして用
いるインバータの伝搬遅れが増加していくという問題点
を有していた。Such a configuration has a problem in that the propagation delay of the inverter used as a buffer increases as the number of stages increases.
本発明は桁上げ信号の伝搬速度を速くすることにより、
全体の桁上げ信号発生に要する演算時間を短縮した桁上
げ信号発生回路の提供を目的とする。By increasing the propagation speed of the carry signal, the present invention
It is an object of the present invention to provide a carry signal generation circuit that reduces the calculation time required to generate the entire carry signal.
問題点を解決するだめの手段
本発明は、第１のＰチャンネルＭＯＳトランジスタ、第
２のＰチャンネルＭＯ８）ランゾスタ、第１のＮチャン
ネルＭＯ８）ランシスタ、第２のＮチャンネルＭＯＳト
ランジスタの順に直列に接続され−だ４個のトランジス
タ群と、第３のＰチャンネルＭＯＳトランジスタ、第４
のＰチャンネル’ ＭＯＳ）ランンスタ、第３のＮチ
ャンネルＭＯＳトランジスタ、第４のＮチャンネルＭＯ
８）ランノスタの順に直列に接続された４個のトランジ
スタ群と、第１及び第２の入力を有する排他的論理和回
路とを有し、上記第１の入力を第１のＰチャンネルＭＯ
Ｓトランジスタのゲート及び第１（又、は第２）のＮチ
ャンネルＭＯ８）ランゾスタのゲートに接続し、第２の
入力を第２のＰチャンネルＭＯＳトランジスタのゲート
及び第２（又は第１）のＮチャンネルＭＯＳトランジス
タのゲートに接続し、第２のＰチャンネルＭＯＳトラン
ジスタのソースと第１のＮチャンネルＭ、ＯＳトランジ
スタのドレインとの接続点と第４のＰチャンネルＭＯＳ
トランジスタのソースと第３のＮチャンネルＭＯＳトラ
ンジスタのド１ツインとの接続点とを接続して出力端子
とし、第４のＰチャンネルＭＯ８）ランゾスタのゲート
及び第３のＮチャンネルＭＯＳトランジスタのゲートを
入力端子とし、さらに上記６１．、ｌ ・
排他的論理和回路からの出力を２分割し、その一方を第
４のＮチャンネルＭＯＳトランジスタのゲートに接続し
、他の一方をインバータを介して第３のＰチャンネルＭ
ＯＳトランジスタのゲートに接続したことを特徴とする
桁上げ信号発生回路である。Means for Solving the Problems The present invention provides a first P-channel MOS transistor, a second P-channel MO8) Lanzostar, a first N-channel MO8) Lansistor, and a second N-channel MOS transistor connected in series in this order. A group of four transistors, a third P-channel MOS transistor, and a fourth
P-channel 'MOS) run star, third N-channel MOS transistor, fourth N-channel MO
8) It has a group of four transistors connected in series in the order of a lannostar, and an exclusive OR circuit having first and second inputs, and the first input is connected to a first P-channel MO
The second input is connected to the gate of the second P-channel MOS transistor and the second (or first) N-channel MOS transistor. The connection point between the source of the second P-channel MOS transistor and the drain of the first N-channel M and OS transistor and the fourth P-channel MOS transistor is connected to the gate of the channel MOS transistor.
The source of the transistor and the connection point of the third N-channel MOS transistor are connected to form an output terminal, and the gate of the fourth P-channel MO8) Lanzoster and the gate of the third N-channel MOS transistor are input. Terminal, and 61 above. , l - The output from the exclusive OR circuit is divided into two, one of which is connected to the gate of the fourth N-channel MOS transistor, and the other is connected to the gate of the third P-channel MOS transistor via an inverter.
This is a carry signal generation circuit characterized in that it is connected to the gate of an OS transistor.
作用
本発明によると、第４のＮチャンネルＭＯＳトランジス
タと第３のＰチャンネルＭＯＳトランジスタとで構成さ
り、るインバータ部がバッファの役目をなし、とれによ
−て累積負荷効果を減少させることができ、桁上げ信号
の伝播速度も向上する。According to the present invention, the inverter section consisting of the fourth N-channel MOS transistor and the third P-channel MOS transistor serves as a buffer, thereby reducing the cumulative load effect. , the propagation speed of the carry signal is also improved.
実施例
本発明に係る桁上げ信号発生回路の１例を第１図に示す
。同図は下記の構成より成る。Embodiment An example of a carry signal generation circuit according to the present invention is shown in FIG. The figure consists of the following structure.
１個の排他的論理和回路１９．１個のインバータ２０．
４個のＰチャンネルＭＯＳトランジスタ２１．２２，２
５，２６．４個のＮチャンネルＭＯ８トランジスタ２３
，２４，２７，２．８を持ち、ＰチャンネルＭＯＳトラ
ンジスタ２１，２２゜ＮチャンネルＭＯＳトランジスタ
２３．２４は直列に接続され、またＰチャンネルＭＯＳ
トランジスタ２５．２６ 、ＮチャンネルＭＯＳトラン
ジスタ２７．２８も直列に接続されている。入力Ａ１は
ＰｆヤンネルＭＯＳトランジスタ２６およびＮチャンネ
ルＭＯＳトランジスタ２７のそれぞハのゲートに印加さ
れ、入力Ｂ１はＰチャンネルＭＯ８）ランゾスタ２６お
よびＮチャンネルＭＯＳトランジスタ２８に印加される
。ＰチャンネルＭＯＳトランジスタ２６のソースとＮチ
ャンネルＭＯ８）ランノスタ２７のドレインの接続点は
ＰチャンネルＭＯＳトランジスタ２２のソーストにチャ
ンネルＭＯＳトランジスタ２３のドレインとの接続点へ
接続される。さらにＰチャンネルＭＯ８）ランシスタ２
２とＮチャンネルＭＯＳトランジスタ２３のゲートには
桁上げ信号Ｃ１が印加されている。また、排他的論理和
回路１９の出力はＮチャンネルＭＯ８）、、ンンスタ２
４のグートトインバータ２０を介し、Ｐチャンネルトラ
ンジスタ２１のゲートに印加されている。One exclusive OR circuit 19. One inverter 20.
4 P-channel MOS transistors 21, 22, 2
5,26.4 N-channel MO8 transistors 23
, 24, 27, 2.8, P-channel MOS transistors 21, 22, N-channel MOS transistors 23, 24 are connected in series, and P-channel MOS transistors 23, 24 are connected in series.
Transistors 25 and 26 and N-channel MOS transistors 27 and 28 are also connected in series. Input A1 is applied to the gates of Pf channel MOS transistor 26 and N-channel MOS transistor 27, respectively, and input B1 is applied to P-channel MOS transistor 26 and N-channel MOS transistor 28. The connection point between the source of the P-channel MOS transistor 26 and the drain of the N-channel MOS transistor 27 is connected to the connection point between the source of the P-channel MOS transistor 22 and the drain of the channel MOS transistor 23. In addition, P channel MO8) Runcisstar 2
A carry signal C1 is applied to the gates of the MOS transistor 2 and the N-channel MOS transistor 23. In addition, the output of the exclusive OR circuit 19 is N-channel MO8),
The voltage is applied to the gate of the P-channel transistor 21 via the No. 4 inverter 20.
本発明による桁上げ信号発生回路は上記構成を基本とし
、桁上げ信号を処理し、反転信号出力を得るものである
。すなわち第１図は通常の桁上げ信号Ｃ０を処理し、反
転出力Ｎ Ｅ Ｇ Ｇ２を得る。寸だ反転信号Ｎ Ｅ
Ｇ Ｃ，を処理し、桁上げ信号Ｃ２を得るだめには第２
図に示すように入力Ａ１およびＢ１にインバータ２９．
３０を接続すればよい。動作的には第１図と第２図はほ
とんど同じなので、第１図を例に、動作原理を説明する
。The carry signal generation circuit according to the present invention is based on the above configuration, processes a carry signal, and obtains an inverted signal output. That is, in FIG. 1, a normal carry signal C0 is processed to obtain an inverted output NEGG2. Inverted signal N E
In order to process G C, and obtain the carry signal C2, the second
Inverter 29. is connected to inputs A1 and B1 as shown in the figure.
30 should be connected. Since the operations in FIG. 1 and FIG. 2 are almost the same, the principle of operation will be explained using FIG. 1 as an example.
入力人、とＢ、が共に°゛０″のときトランジスタ２５
．２６がＯＮ、２１．２４，２７．２８がＯＦＦとなり
、入力Ｃ７にかかわらずＮ Ｅ （、Ｃ２は１１１１＋
が出力される。When the inputs , and B are both °゛0'', the transistor 25
．． 26 is ON, 21.24, 27.28 are OFF, and regardless of input C7, N E (, C2 is 1111+
is output.
入力Ａ１とＢ、が共にｌ′１”のときトランジスタ２７
゜２８がＯＮ、２１．２４，２５．２６がＯＦＦとなり
、入力Ｃ１にかかわらずＮ Ｅ Ｇ Ｇ２はＯ″が出力
される。When both inputs A1 and B are l'1'', the transistor 27
28 is ON, 21.24 and 25.26 are OFF, and NEG G2 outputs O'' regardless of the input C1.
入力Ａ、４たはＢ１の片方だけが１°′でもう一方が０
”のときは、トランジスタ２５．２６のいずれかと、２
７．２８のいすね、かが必ずＯＦＦ、９、、−。Only one of inputs A, 4 or B1 is 1°' and the other is 0
”, one of transistors 25 and 26 and 2
7.28's chair is always OFF, 9,,-.
２１．２４がＯＮとなり、入力ＣＩはインバータ構成の
トランジスタ２２．２３を介し、パ１″”ならば°′０
″、ｏ Ｉ＋ならば°“１′”という反転信号Ｎ Ｅ
Ｇ Ｇ２を出力する。21.24 is turned on, input CI is passed through transistors 22.23 of inverter configuration, and if the output is 1'', then °'0.
″, o If I+, the inverted signal N E is “1′”
Output G G2.
この動作において人力Ａ、 、 Ｂ、が同一信号レベル
の時は前段の桁上げ信号に関係なく、次段に反転した桁
上げ信号を送′る。一方、入力Ａ、、Ｂ、が異なるレベ
ルの時は、桁上げ信号はインバータ構成となったトラン
ジスタを介し、反転信号として次段へ送られる。In this operation, when the human inputs A, , and B are at the same signal level, an inverted carry signal is sent to the next stage, regardless of the carry signal at the previous stage. On the other hand, when the inputs A, B are at different levels, the carry signal is sent to the next stage as an inverted signal via a transistor configured as an inverter.
そこで第１図および第２図の桁上げ信号発生回路を用い
多段の加算回路を構成すれば、インバータ構成のトラン
ジスタがバッファの役目をし、累積負荷効果を減少させ
ることができる。Therefore, if a multi-stage adder circuit is constructed using the carry signal generation circuits of FIGS. 1 and 2, the transistors in the inverter configuration serve as a buffer, and the cumulative load effect can be reduced.
第３図に本発明を用いた４段加算回路の例を示す。第６
図の従来の回路のみを用いた四段加算回路では、一段お
きにバッファとしてインバータ６３を入れ累積負荷効果
を減少させていだが、第３図のように本発明の桁上げ信
号発生回路を一段おきに配置すれば、従来例と同等の動
作をし、また桁１０ 、、、： −；・
上げ信号発生回路内のインバータ構成となるトランジス
タがバッファの役目も行う。このととにより従来例では
、桁上げ信号はトランスファーゲートとインバータの２
つの回路を通っていたが、本発明では、インバータ構成
をなす回路１つのみ通過するだけなので、桁上げ信号の
伝搬速度が速くなり、加算回路全体の処理速度も向上す
る。また回路構成上も素子数は変わらず、また単純性も
そこなわれない。FIG. 3 shows an example of a four-stage adder circuit using the present invention. 6th
In the four-stage adder circuit using only the conventional circuit shown in the figure, an inverter 63 is inserted as a buffer in every other stage to reduce the cumulative load effect, but as shown in Fig. If placed in , the operation will be the same as in the conventional example, and the transistors forming the inverter structure in the digit 10, . Due to this, in the conventional example, the carry signal is transmitted to the transfer gate and the inverter.
However, in the present invention, since the carry signal only passes through one circuit having an inverter configuration, the propagation speed of the carry signal is increased, and the processing speed of the entire adder circuit is also improved. In addition, the number of elements remains unchanged in terms of circuit configuration, and simplicity remains intact.
発明の効果
以上のように本発明による桁上げ信号発生回路は、多段
加算回路に用いることにより、素子数を増加させず、動
作速度を向上させ、ることかでき、きわめて有用、な桁
上げ信号発生回路である。Effects of the Invention As described above, the carry signal generation circuit according to the present invention can be used in a multi-stage adder circuit to improve the operating speed without increasing the number of elements, and is extremely useful. This is a generation circuit.
第１図、第２図は本発明の一実施例における桁上げ信号
発生回路の結線を示す図、第３図は本発明と従来あ桁」
、げ信号発生血路を一段おきに用いた四段加算回路の一
実施例の結線を示す図、第４図、第６図は従来の論理回
路を用いた桁上げ信号発生回路の結線を示す図、第６図
は従来の桁上げ信号発生回路のみを用いた四段加算回路
の一実施例の結線を示す図である。
２１．２２，２５，２６，３３，３４，３７゜３８・・
・・・・ＰチャンネルＭＯ８トランジスタ、２３゜２４
．２ア、２８，３５．．３６，３９．４０・・・・・Ｎ
チャンネルＭＯＳトランジスタ、２０．３２・・・・・
・インバータ、１９ 、３１・・・・・・排他的論理和
ゲート。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Ｉ
ＥＧ Ｃｚ
第２図
第３図
第４図
ＥＧ Ｃ２
第５図
Ｉ1 and 2 are diagrams showing the wiring of a carry signal generation circuit in an embodiment of the present invention, and FIG.
Figures 4 and 6 are diagrams showing the wiring of an embodiment of a four-stage adder circuit using carry signal generating circuits in every other stage, and Figures 4 and 6 are diagrams showing the wiring of a carry signal generating circuit using conventional logic circuits. , FIG. 6 is a diagram showing the wiring of an embodiment of a four-stage addition circuit using only a conventional carry signal generation circuit. 21.22,25,26,33,34,37°38...
...P-channel MO8 transistor, 23°24
．． 2a, 28, 35. ．． 36, 39.40...N
Channel MOS transistor, 20.32...
- Inverter, 19, 31...exclusive OR gate. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure I EG Cz Figure 2 Figure 3 Figure 4 EG C2 Figure 5 I
Claims (1)
ンネルＭＯＳトランジスタ、第１のＮチャンネルＭＯＳ
トランジスタ、第２のＮチャンネルＭＯＳトランジスタ
の順に直列に接続された４個のトランジスタ群と、第３
のＰチャンネルＭＯＳトランジスタ、第４のＰチャンネ
ルＭＯＳトランジスタ、第３のＮチャンネルＭＯＳトラ
ンジスタ、第４のＮチャンネルＭＯＳトランジスタの順
に直列に接続された４個のトランジスタ群と、第１及び
第２の入力を有する排他的論理和回路とを有し、前記第
１の入力を第１のＰチャンネルＭＯＳトランジスタのゲ
ート及び第１（又は第２）のＮチャンネルＭＯＳトラン
ジスタのゲートに接続し、第２の入力を第２のＰチャン
ネルＭＯＳトランジスタのゲート及び第２（又は第１）
のＮチャンネルＭＯＳトランジスタのゲートに接続し、
第２のＰチャンネルＭＯＳトランジスタのソースと第１
のＮチャンネルＭＯＳトランジスタのドレインとの接続
点と第４のＰチャンネルＭＯＳトランジスタのソースと
第３のＮチャンネルＭＯＳトランジスタのドレインとの
接続点とを接続して出力端子とし、第４のＰチャンネル
ＭＯＳトランジスタのゲート及び第３のＮチャンネルＭ
ＯＳトランジスタのゲートを入力端子とし、さらに上記
排他的論理和回路からの出力を２分割し、その一方を第
４のＮチャンネルＭＯＳトランジスタのゲートに接続し
、他の一方をインバータを介して第３のＰチャンネルＭ
ＯＳトランジスタのゲートに接続したことを特徴とする
桁上げ信号発生回路。First P-channel MOS transistor, second P-channel MOS transistor, first N-channel MOS
A transistor, a second N-channel MOS transistor, and a third N-channel MOS transistor.
A group of four transistors connected in series in the order of a P-channel MOS transistor, a fourth P-channel MOS transistor, a third N-channel MOS transistor, and a fourth N-channel MOS transistor, and first and second inputs. the first input is connected to the gate of the first P-channel MOS transistor and the gate of the first (or second) N-channel MOS transistor, and the second input the gate of the second P-channel MOS transistor and the second (or first)
connected to the gate of the N-channel MOS transistor of
The source of the second P-channel MOS transistor and the first
The connection point between the drain of the N-channel MOS transistor and the connection point between the source of the fourth P-channel MOS transistor and the drain of the third N-channel MOS transistor are connected to form an output terminal. The gate of the transistor and the third N-channel M
The gate of the OS transistor is used as an input terminal, and the output from the exclusive OR circuit is divided into two, one of which is connected to the gate of the fourth N-channel MOS transistor, and the other is connected to the third through an inverter. P channel M
A carry signal generation circuit characterized in that it is connected to the gate of an OS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP639185A JPS61165130A (en) | 1985-01-17 | 1985-01-17 | Carry signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP639185A JPS61165130A (en) | 1985-01-17 | 1985-01-17 | Carry signal generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61165130A true JPS61165130A (en) | 1986-07-25 |
Family
ID=11637065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP639185A Pending JPS61165130A (en) | 1985-01-17 | 1985-01-17 | Carry signal generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165130A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06250817A (en) * | 1993-03-01 | 1994-09-09 | Nec Corp | Pipeline system circuit |
| US10680641B2 (en) | 2018-08-21 | 2020-06-09 | Megachips Corporation | Decoder circuit and decoder circuit design method |
-
1985
- 1985-01-17 JP JP639185A patent/JPS61165130A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06250817A (en) * | 1993-03-01 | 1994-09-09 | Nec Corp | Pipeline system circuit |
| US10680641B2 (en) | 2018-08-21 | 2020-06-09 | Megachips Corporation | Decoder circuit and decoder circuit design method |
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