JPS6115608B2 - - Google Patents
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Description
【発明の詳細な説明】 本発明は電子時計に関するものである。[Detailed description of the invention] The present invention relates to an electronic timepiece.
一般の電子時計においては、内蔵する各回路、
例えば発振回路や分周回路を構成する能動素子の
スレツシヨルド電圧が等しくなるように製造され
ている。 In general electronic watches, each built-in circuit,
For example, active elements constituting an oscillation circuit or a frequency dividing circuit are manufactured so that their threshold voltages are equal.
一方、発振回路の発振開始電圧は、発振停止電
圧より高いことが知られている。従つて、時計を
動作させるには、先ず発振回路の発振開始電圧以
上の電圧を供給しなければならないが、一旦発振
を開始すると、例え供給電圧が比較的低い電圧ま
で低下しても、発振は継続される。 On the other hand, it is known that the oscillation start voltage of an oscillation circuit is higher than the oscillation stop voltage. Therefore, in order to operate a watch, it is first necessary to supply a voltage higher than the oscillation start voltage of the oscillation circuit, but once oscillation starts, even if the supply voltage drops to a relatively low voltage, the oscillation will continue. Continued.
他方、分周回路等においては、供給電圧の低下
に伴い、応答速度が遅くなる。従つて、供給電圧
が、所定の電圧以下になると、発振は継続される
が、分周が安定に行なわれなくなる場合がある。
かかる分周回路の誤動作は、ATカツト水晶振動
子等を用いた発振周波数がＭHzオーダの発振回路
を備えた電子時計において著しい。 On the other hand, in frequency dividing circuits and the like, the response speed becomes slower as the supply voltage decreases. Therefore, when the supply voltage falls below a predetermined voltage, oscillation continues, but frequency division may not be performed stably.
Such malfunction of the frequency dividing circuit is particularly noticeable in electronic watches equipped with an oscillation circuit using an AT-cut crystal resonator or the like and having an oscillation frequency on the order of MHz.
この結果、時刻の表示は正確ではないが動作は
しているといつた好ましくない状態が電池寿命の
末期に現われる。特に、時計回路の低消費電力化
が進んでいる今日においては、時計が機能を停止
するまでの期間が長くなりつつある反面、かかる
好ましくない不正確な時刻表示の期間も長くなり
つつある。 As a result, an undesirable condition occurs at the end of a battery's life, such as an inaccurate time display but still operating. Particularly in today's world where power consumption of clock circuits is becoming lower and lower, the period of time until the clock stops functioning is becoming longer, and at the same time, the period of such undesirable inaccurate time display is also becoming longer.
本発明は、供給される電圧が、所定電圧以下に
低下すると、発振回路の発振も停止させ、上述し
た好ましくない時刻表示の期間を除去することが
可能な電子時計を提供するもので以下、図示した
実施例に基づいてその詳細を説明する。 The present invention provides an electronic timepiece that can also stop the oscillation of the oscillation circuit when the supplied voltage drops below a predetermined voltage, thereby eliminating the above-mentioned undesirable time display period. The details will be explained based on the example.
第１図は本発明に従う電子時計の概略を示すブ
ロツク図で、符号１は、ATカツト水晶振動子Ｘ
を用いた発振回路である。発振回路１では、
4.194304MHzの信号を出力するる。この発振出力
は、分周回路２に供給される。分周回路２は22段
の分周段を有し、１Hzの基準信号を分周出力す
る。基準信号は、時計機能部３の時間計測回路４
に供給される。時間計測回路４は、時、分、秒の
各カウンタを備え、それ等によつて計測された計
測内容は、デコーダ・ドライバ５を介して表示部
６に供給され、時刻表示される。 FIG. 1 is a block diagram schematically showing an electronic timepiece according to the present invention, and reference numeral 1 indicates an AT-cut crystal oscillator X.
This is an oscillation circuit using In oscillation circuit 1,
4. Outputs a 194304MHz signal. This oscillation output is supplied to the frequency dividing circuit 2. The frequency dividing circuit 2 has 22 frequency dividing stages and outputs a frequency-divided reference signal of 1 Hz. The reference signal is the time measurement circuit 4 of the clock function section 3.
is supplied to The time measurement circuit 4 includes hour, minute, and second counters, and the measurement contents measured by these counters are supplied to the display section 6 via the decoder/driver 5, and the time is displayed.
第２図は、上記第１図の発振回路１および分周
回路２を構成するMOS集積回路の一部の構成を
示す図である。図中、符号１Ａで示すＣ−MOS
インバータは、発振回路１（第１図示）を構成す
るもので、Ｃ−MOSインバータ１ＡのＰチヤネ
ルMOS・FET（以下、Ｐ−MOST）１ｐはＮ型
の半導体基板７にｐ+拡散したドレイン領域８
と、同じくｐ+拡散したソース領域９と、それ等
に蒸着された電極１０，１１と、ゲート形成のた
めに半導体基板７の表面に設けられたゲート絶縁
膜１２と、ゲート電極１３とから構成されてい
る。また、Ｃ−MOSインバータ１ＡのＮチヤネ
ルMOS・FET（以下、Ｎ−MOST）１ｎは、Ｐ
ウエル領域１４と、それにｎ+拡散したドレイン
領域１５およびソース領域１６と、ソース領域１
６に蒸着された電極１７と、ゲート絶縁膜１８
と、その上部に設けられたゲード電極１９とから
構成され、Ｐ−MOST１ｐのドレイン領域８
と、Ｎ−MOST１ｎのドレイン領域は、電極１
０によつて接続されている。 FIG. 2 is a diagram showing the structure of a part of the MOS integrated circuit constituting the oscillation circuit 1 and the frequency dividing circuit 2 of FIG. 1. In the figure, C-MOS indicated by code 1A
The inverter constitutes an oscillation circuit 1 (shown in the first diagram), and a P channel MOS FET (hereinafter referred to as P-MOST) 1p of the C-MOS inverter 1A has a drain region p + diffused in an N-type semiconductor substrate 7. 8
, a source region 9 similarly diffused with p + , electrodes 10 and 11 deposited thereon, a gate insulating film 12 provided on the surface of the semiconductor substrate 7 for gate formation, and a gate electrode 13. has been done. In addition, the N-channel MOS/FET (hereinafter referred to as N-MOST) 1n of the C-MOS inverter 1A is P
A well region 14, a drain region 15 and a source region 16 that are n + diffused therein, and a source region 1
6 and the gate insulating film 18
and a gate electrode 19 provided on the top thereof, and the drain region 8 of the P-MOST1p.
and the drain region of N-MOST1n is connected to electrode 1
connected by 0.
一方、分周回路２（第１図示）を構成する例え
ば符号２Ａで示すＣ−MOSインバータは、Ｐ−
MOST２ｐと、Ｎ−MOST２ｎとから構成され
ている。Ｐ−MOST２ｐは、半導体基板７にＰ+
拡散して形成されるドレイン領域２０、ソース領
域２１と、それ等に蒸着される電極２２，２３
と、ゲート絶縁膜２４と、その上部に設けられた
ゲート電極２５とから構成されている。Ｎ−
MOST２ｎは、半導体基板７に設けられたＰウ
エル領域２６と、Ｐウエル領域２６にｎ+拡散し
て形成されるドレイン領域２７およびソース領域
２８と、ソース領域２８の上部に蒸着された電極
２９と、ゲート絶縁膜３０と、その上部に設けら
れたゲート電極３１とから構成されている。 On the other hand, for example, a C-MOS inverter designated by reference numeral 2A constituting the frequency dividing circuit 2 (shown in the first diagram) is
It is composed of MOST2p and N-MOST2n. P-MOST2p is P + on the semiconductor substrate 7.
A drain region 20 and a source region 21 formed by diffusion, and electrodes 22 and 23 deposited thereon.
, a gate insulating film 24, and a gate electrode 25 provided on top of the gate insulating film 24. N-
MOST2n includes a P well region 26 provided in the semiconductor substrate 7, a drain region 27 and a source region 28 formed by n + diffusion into the P well region 26, and an electrode 29 deposited on the upper part of the source region 28. , a gate insulating film 30, and a gate electrode 31 provided on top of the gate insulating film 30.
図からも解るように、発振回路１を構成するＰ
−MOST１ｐ、Ｎ−MOST１ｎのゲート絶縁膜
の膜厚が、分周回路２を構成するＰ−MOST２
ｐ、Ｎ−MOST２ｎのゲート絶縁膜の膜厚よ
り、厚く形成されている。この場合、Ｐチヤンネ
ルおよびＮチヤンネルのトランジスタのゲート絶
縁膜の膜厚は、１枚のマスクによつて調整するこ
とができる。その結果、例えば発振回路１（第１
図示）を構成する能動素子としてのＮ−MOST
１ｎのＶGS−ＩDS特性は、第３図の曲線３２のよ
うになり、分周回路２（第１図示）を構成する能
動素子としてのＮ−MOST２ｎのＶGS−ＩDS特
性は、同図曲線３３のようになる。これより、Ｎ
−MOST１ｎのスレツシヨルド電圧ＶTN１は、
Ｎ−MOST２ｎのスレツシヨルド電圧ＶTN２よ
り高くなることが分る。このように、発振回路１
を構成するＮ−MOST１ｎのスレツシヨルド電
圧ＶTN１を分周回路２を構成するＮ−MOST２
ｎのスレツシヨルド電圧ＶTN２より高くすること
によつて、例えば、内蔵電池の電圧が使用期間の
経過と共に低下し、あるいは電圧値に達すると、
分周回路２が、供給電圧に対する応答速度の低下
により分周能力を失つても、これと同時に、発振
回路１の発振を停止させることができる。従つ
て、分周回路２の動作が不安定な状態にあつて
も、発振だけは持続するといつた不都合が無くな
り、時計の不正確な時刻表示の期間を無くすこと
ができる。 As can be seen from the figure, P constituting the oscillation circuit 1
-The thickness of the gate insulating film of MOST1p and N-MOST1n is
It is formed thicker than the gate insulating film of p, N-MOST2n. In this case, the thicknesses of the gate insulating films of the P-channel and N-channel transistors can be adjusted using one mask. As a result, for example, the oscillation circuit 1 (first
N-MOST as an active element constituting the
The V GS - I DS characteristic of 1n is as shown in curve 32 in Fig. 3, and the V GS - I DS characteristic of N-MOST 2n as an active element constituting frequency divider circuit 2 (shown in Fig. 1) is the same. It becomes like the curve 33 in the figure. From now on, N
-The threshold voltage V TN1 of MOST1n is
It can be seen that the threshold voltage V TN2 of N-MOST2n is higher than that of N-MOST2n. In this way, the oscillation circuit 1
The threshold voltage V TN1 of N-MOST1n that constitutes N-MOST2 that constitutes frequency dividing circuit 2
By setting the threshold voltage V TN2 higher than n, for example, when the voltage of the built-in battery decreases with the passage of the period of use or reaches a voltage value,
Even if the frequency dividing circuit 2 loses its frequency dividing ability due to a decrease in the response speed to the supplied voltage, the oscillation of the oscillation circuit 1 can be stopped at the same time. Therefore, even if the operation of the frequency dividing circuit 2 is unstable, the disadvantage that only oscillation continues is eliminated, and the period of inaccurate time display of the clock can be eliminated.
尚、第３図においては、Ｐ−MOST１ｐ、２
ｐの特性は示していないが、いずれも、対応する
Ｎ−MOST１ｎ，２ｎと極性を異にする特性で
あることは理確され得よう。 In addition, in FIG. 3, P-MOST1p, 2
Although the characteristics of p are not shown, it can be concluded that both have characteristics that are different in polarity from the corresponding N-MOSTs 1n and 2n.
上述したように本発明に従う電子時計は、ゲー
ト絶縁膜の膜厚の調整によつて発振回路を構成す
る能動素子のスレツシヨルド電圧を分周回路を構
成する能動素子のスレツシヨルド電圧より高くし
ている。従つて、内蔵された電池電圧が分周回路
の動作が不安定になる電圧まで低下すると、発振
回路の発振停止電圧に達し、発振が停止する。こ
のため、例えば、発振は持続しているが、分周段
が誤動作するということはなく、また、使用状態
においても、時計は動作しているが表示時刻が極
めて不正確であるといつたことも無くなり、使用
者にとつては好ましくない、不正確な時刻表示の
期間を除去することができる等、所期の目的を十
分達成し得、実施上の効果は多大である。ゲート
絶縁膜の膜厚によつてスレツシヨルド電圧を設定
するため、１枚のマスクでＰチヤンネルおよびＮ
チヤンネルのトランジスタのスレツシヨルド電圧
を変えることができる。 As described above, in the electronic timepiece according to the present invention, the threshold voltage of the active element constituting the oscillation circuit is made higher than the threshold voltage of the active element constituting the frequency dividing circuit by adjusting the thickness of the gate insulating film. Therefore, when the built-in battery voltage drops to a voltage that makes the operation of the frequency divider circuit unstable, the oscillation stop voltage of the oscillation circuit is reached and oscillation stops. Therefore, for example, although the oscillation continues, the frequency dividing stage does not malfunction, and even when the clock is in use, it may be said that although it is operating, the displayed time is extremely inaccurate. The intended purpose can be fully achieved, such as eliminating the period of inaccurate time display which is undesirable for the user, and has great practical effects. Since the threshold voltage is set depending on the thickness of the gate insulating film, P channel and N
The threshold voltage of the transistors in the channel can be changed.
第１図は本発明に従う電子時計の概略を示すブ
ロツク図、第２図は、第１図に示した発振回路お
よび分周回路を構成するMOS集積回路の一部を
示す構成図、第３図は第２図示のMOS・FETの
特性を示す図である。
１……発振回路、２……分周回路、３……時計
機能部、１ｎ，５０……発振回路を構成する能動
素子としてのＮチヤネルMOS・FET、１ｐ，４
８……発振回路を構成する能動素子としてのＰチ
ヤネルMOS・FET、２Ｐ，４７……分周回路を
構成する能動素子としてのＰチヤネルMOS・
FET、２ｎ，４９……分周回路を構成する能動
素子としてのＮチヤネルMOS・FET、１２，１
８，２４，３０……ゲート絶縁膜。
Fig. 1 is a block diagram schematically showing an electronic timepiece according to the present invention, Fig. 2 is a block diagram showing a part of the MOS integrated circuit that constitutes the oscillation circuit and frequency dividing circuit shown in Fig. 1, and Fig. 3. is a diagram showing the characteristics of the MOS/FET shown in the second figure. 1... Oscillation circuit, 2... Frequency dividing circuit, 3... Clock function section, 1n, 50... N channel MOS/FET as an active element constituting the oscillation circuit, 1p, 4
8...P-channel MOS/FET as an active element constituting an oscillation circuit, 2P, 47...P-channel MOS/FET as an active element constituting a frequency dividing circuit
FET, 2n, 49...N-channel MOS/FET as an active element constituting a frequency dividing circuit, 12, 1
8, 24, 30...gate insulating film.
Claims (1)
えた電子時計において、上記発振回路を構成する
MOS・FETのゲート絶縁膜の膜厚を、上記分周
回路を構成するMOS・FETのゲート絶縁膜の膜
厚に比較して厚く形成することにより、上記発振
回路を構成するMOS・FETのスレツシヨルド電
圧を、上記分周回路を構成するMOS・FETのス
レツシヨルド電圧に比較して高くしたことを特徴
とする電子時計。1. In an electronic watch equipped with an oscillation circuit, a frequency dividing circuit, a clock function section, etc., the above oscillation circuit is configured.
By forming the gate insulating film of the MOS/FET to be thicker than the gate insulating film of the MOS/FET that makes up the above-mentioned frequency divider circuit, the threshold of the MOS/FET that makes up the above-mentioned oscillation circuit can be reduced. An electronic timepiece characterized in that the voltage is higher than the threshold voltage of the MOS/FET constituting the frequency dividing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1518178A JPS54107773A (en) | 1978-02-13 | 1978-02-13 | Electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1518178A JPS54107773A (en) | 1978-02-13 | 1978-02-13 | Electronic timepiece |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54107773A JPS54107773A (en) | 1979-08-23 |
| JPS6115608B2 true JPS6115608B2 (en) | 1986-04-25 |
Family
ID=11881643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1518178A Granted JPS54107773A (en) | 1978-02-13 | 1978-02-13 | Electronic timepiece |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54107773A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161505A (en) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | Complementary circuit |
-
1978
- 1978-02-13 JP JP1518178A patent/JPS54107773A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54107773A (en) | 1979-08-23 |
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