JPS61150054A - データ処理装置 - Google Patents
データ処理装置Info
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- JPS61150054A JPS61150054A JP60285942A JP28594285A JPS61150054A JP S61150054 A JPS61150054 A JP S61150054A JP 60285942 A JP60285942 A JP 60285942A JP 28594285 A JP28594285 A JP 28594285A JP S61150054 A JPS61150054 A JP S61150054A
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- JP
- Japan
- Prior art keywords
- bus
- storage device
- controller
- storage
- unit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/287—Multiplexed DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Steering-Linkage Mechanisms And Four-Wheel Steering (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明はコンピュータ装置に関するものであシ、更に詳
しくいえば命令フェッチおよびオペランド読出し／書込
みのための第１の経路と、周辺１１０のための第２の経
路との別々の経路を設けることにより、ある程度の同時
伝送を行うことができて、記憶装置の帯域幅を広げて装
置の性能を高くするタメの、コンピュータ装置における
二重バス装置に関するものである。
しくいえば命令フェッチおよびオペランド読出し／書込
みのための第１の経路と、周辺１１０のための第２の経
路との別々の経路を設けることにより、ある程度の同時
伝送を行うことができて、記憶装置の帯域幅を広げて装
置の性能を高くするタメの、コンピュータ装置における
二重バス装置に関するものである。
初期の装置においては、命令フェッチ、オペランド読出
／書込み、および周辺Ｉ１０の全ての装置のために１つ
のバスが利用されていた０１つのバスを使用しているか
ら同時伝送を行うことはできス、シたがって一時に１つ
のメモリサイクルを行えることができる、すなわち、命
令フェッチ、オペランド読出し／書込み、周辺Ｉ１０の
各サイクルを行えるだけである。
／書込み、および周辺Ｉ１０の全ての装置のために１つ
のバスが利用されていた０１つのバスを使用しているか
ら同時伝送を行うことはできス、シたがって一時に１つ
のメモリサイクルを行えることができる、すなわち、命
令フェッチ、オペランド読出し／書込み、周辺Ｉ１０の
各サイクルを行えるだけである。
本発明の二重バス装置においては、周辺Ｉ１０のために
利用されている経路からの命令フェッチおよびオペラン
ド読出し／書込みのために別々の経路を設けることによ
シ、同時伝送を行うことができる。したがって、周辺Ｉ
１０を命令７エツチとオーバラップないしインターリー
ブをさせることができ、それよυ程度は低くなるが、周
辺Ｉ１０と部分的にオーバラップさせることができる。
利用されている経路からの命令フェッチおよびオペラン
ド読出し／書込みのために別々の経路を設けることによ
シ、同時伝送を行うことができる。したがって、周辺Ｉ
１０を命令７エツチとオーバラップないしインターリー
ブをさせることができ、それよυ程度は低くなるが、周
辺Ｉ１０と部分的にオーバラップさせることができる。
したがって、本発明により二重バスデータ処理装置が提
供される。このデータ処理装置は記憶装置バスへ作動的
に接続される少くとも１つの記憶装置と、前記データ処
理装置へインターフェイスされる少くとも１つの周辺装
置とを有する。このデータ処理装置は、前記周辺装置へ
作動的に接続され、前記周辺装置と前記記憶装置バスの
間で第１の伝送媒体を構成する第１のバスを備える。情
報を処理するためにＣＰＵも含まれる。そのＣＰＵへ作
動的に接続された第２のバスが前記ＣＰＵと前記記憶装
置バスの間に第２の伝送媒体を構成する。前記第１のバ
スと前記第２のバスおよび前記記憶装置バスの間に配置
された論理装置が、前記第１のバスと前記第２のバスか
らの要求信号に応答して、前記第４のバスと前記第２の
バスを前記記憶装置バスへインターフェイスする。
供される。このデータ処理装置は記憶装置バスへ作動的
に接続される少くとも１つの記憶装置と、前記データ処
理装置へインターフェイスされる少くとも１つの周辺装
置とを有する。このデータ処理装置は、前記周辺装置へ
作動的に接続され、前記周辺装置と前記記憶装置バスの
間で第１の伝送媒体を構成する第１のバスを備える。情
報を処理するためにＣＰＵも含まれる。そのＣＰＵへ作
動的に接続された第２のバスが前記ＣＰＵと前記記憶装
置バスの間に第２の伝送媒体を構成する。前記第１のバ
スと前記第２のバスおよび前記記憶装置バスの間に配置
された論理装置が、前記第１のバスと前記第２のバスか
らの要求信号に応答して、前記第４のバスと前記第２の
バスを前記記憶装置バスへインターフェイスする。
したがって、本発明の目的は、命令７工ツチ動作と周辺
Ｉ１０動作とをほぼ同時に行うための二重バス装置を得
ることである。
Ｉ１０動作とをほぼ同時に行うための二重バス装置を得
ることである。
以下、図面を参照して本発明の詳細な説明するが、本発
明の詳細な説明に入る前に第１図に示す先行技術につい
て説明する。
明の詳細な説明に入る前に第１図に示す先行技術につい
て説明する。
第１図には、先行技術の単一バス装置を示すデータ処理
装置のブロック図が示されている。１本のバス１０に、
ことでは複数の記憶装置ユニット１５′として示されて
いる記憶装置１５と、バス制御器２０と、ＣＰＵ３０と
がとシっけられている。
装置のブロック図が示されている。１本のバス１０に、
ことでは複数の記憶装置ユニット１５′として示されて
いる記憶装置１５と、バス制御器２０と、ＣＰＵ３０と
がとシっけられている。
バス１０には各種の周辺装置（図示せず）もとシつけら
れる。バス１ｏにとシっけられているサブシステムと周
辺装置の間の通信はバス１０を介して行われる。１本の
バス１０を使用しているから同時伝送を行うことはでき
ず、したがって一時に１つのメモリサイクルを行えるこ
とができる、すなわち、命令７エツチ、オペランド読出
し／書込み、周辺Ｉ１０の各サイクルを行えるだけであ
る。
れる。バス１ｏにとシっけられているサブシステムと周
辺装置の間の通信はバス１０を介して行われる。１本の
バス１０を使用しているから同時伝送を行うことはでき
ず、したがって一時に１つのメモリサイクルを行えるこ
とができる、すなわち、命令７エツチ、オペランド読出
し／書込み、周辺Ｉ１０の各サイクルを行えるだけであ
る。
次に、本発明の好適な実施例のデータ処理装置のブロッ
ク図が示されている第２図を参照する。
ク図が示されている第２図を参照する。
記憶装置バス制御器４０が記憶装置バス１１へ作動的に
接続される。その記憶装置バスには複数の記憶装置ユニ
ット１５′を含む記憶装置１５がとシつけられる。Ｉ１
０バス制御器４５が複数の周辺装置（図示せず）へ作動
的に接続される０Ｉ１０バス５０は記憶装置バス制御器
４０へ作動的に接続される。ＣＰＵ６０が、第２のバス
、すなわちＣＰＵバス７０を介して記憶装置バス制御器
４ｏへ作動的に接続される。制御情報を周辺装置へ直接
伝えるために、ＣＰＵ６Ｇは線７５を介してＩ１０バス
へも作動的に接続される。記憶装置バス制御器４゜につ
いては後で詳しく説明する。ここでは、ただ２本のバス
、すなわち、エルバス５０とＣＰＵバスＴＯが示されて
いるだけであるが、記憶装置バス制御器４０へは付加バ
ス入力を設けることができる。たとえば、リフレッシュ
サイクルを必要とするダイナミックＲＡＭを含む記憶装
置１５に対しては、１Ｊフレツシユ（ＲＥＦＲＥＳＨ）
入力を含むことができ、かつ記憶装置バス制御器４０に
よシ適切な優先順位を与えることができる。記憶装置バ
ス制御器４０の動作については後で詳しく説明する。
接続される。その記憶装置バスには複数の記憶装置ユニ
ット１５′を含む記憶装置１５がとシつけられる。Ｉ１
０バス制御器４５が複数の周辺装置（図示せず）へ作動
的に接続される０Ｉ１０バス５０は記憶装置バス制御器
４０へ作動的に接続される。ＣＰＵ６０が、第２のバス
、すなわちＣＰＵバス７０を介して記憶装置バス制御器
４ｏへ作動的に接続される。制御情報を周辺装置へ直接
伝えるために、ＣＰＵ６Ｇは線７５を介してＩ１０バス
へも作動的に接続される。記憶装置バス制御器４゜につ
いては後で詳しく説明する。ここでは、ただ２本のバス
、すなわち、エルバス５０とＣＰＵバスＴＯが示されて
いるだけであるが、記憶装置バス制御器４０へは付加バ
ス入力を設けることができる。たとえば、リフレッシュ
サイクルを必要とするダイナミックＲＡＭを含む記憶装
置１５に対しては、１Ｊフレツシユ（ＲＥＦＲＥＳＨ）
入力を含むことができ、かつ記憶装置バス制御器４０に
よシ適切な優先順位を与えることができる。記憶装置バ
ス制御器４０の動作については後で詳しく説明する。
次に１記憶装置バス制御器４０の機能ブロック図が示さ
れている第３図を参照する。この記憶装置バス制御器４
０は、Ｉ１０バス５０およびＣＰＵバスＴＯと記憶装置
１５とを記憶装置バス１１を介してインターフェイスす
る。記憶装置バス制御器４０は、仲裁器および制御器ユ
ニット４００と、各バスとインターフェイスするための
複数のバスインターフェイス（図では、Ｉ１０バス５０
のためのハスインター７エイスユニツト４０１′ト、Ｃ
ＰＵバス７０のためのパスインター７エイスユニツト４
０１′とが示されておυ、包括的には符号４０１で表わ
すこととするＯ）とを備える。記憶装置ノくス制御器４
０は、記憶装置バス１１を介して記憶装置１５へ作動的
に接続され、バスインターフェイスユニット４０１のロ
ジックと仲裁器および制御器ユニット４００が、Ｉ１０
バス５０とＣＰＵノくスＴＯに対してインターフェイス
を行つ。
れている第３図を参照する。この記憶装置バス制御器４
０は、Ｉ１０バス５０およびＣＰＵバスＴＯと記憶装置
１５とを記憶装置バス１１を介してインターフェイスす
る。記憶装置バス制御器４０は、仲裁器および制御器ユ
ニット４００と、各バスとインターフェイスするための
複数のバスインターフェイス（図では、Ｉ１０バス５０
のためのハスインター７エイスユニツト４０１′ト、Ｃ
ＰＵバス７０のためのパスインター７エイスユニツト４
０１′とが示されておυ、包括的には符号４０１で表わ
すこととするＯ）とを備える。記憶装置ノくス制御器４
０は、記憶装置バス１１を介して記憶装置１５へ作動的
に接続され、バスインターフェイスユニット４０１のロ
ジックと仲裁器および制御器ユニット４００が、Ｉ１０
バス５０とＣＰＵノくスＴＯに対してインターフェイス
を行つ。
次に、記憶装置バス制御器４０の部分的な論理ブロック
図が示されている第４図を参照して、記憶装置バス制御
器４０の動作を説明する。この図にはＩ１０バス５０の
ための１つのバスインターフェイス４０１′だけが示さ
れている。一般にノ（スが有しているように、Ｉ１０バ
ス５０は、アドレス線とデータ線と、制御線とを含む。
図が示されている第４図を参照して、記憶装置バス制御
器４０の動作を説明する。この図にはＩ１０バス５０の
ための１つのバスインターフェイス４０１′だけが示さ
れている。一般にノ（スが有しているように、Ｉ１０バ
ス５０は、アドレス線とデータ線と、制御線とを含む。
通信することを望まれる記憶装置のアドレスはアドレス
線（ＭＥＭＡＤＤＲ） ４２０に含まれ、データ線４２
１はアドレス線４２０ に含まれているデータに関連す
るデータを含む。データは記憶装置１５から読出されて
からデー タ線４２１へ与えられる。または、データを
記憶装置１５へ書込むのであれば、データはデータ線４
２１へ与えられ、記憶装置１５のアドレス線４２０上の
符号で指定されているアドレスに書込まれる。
線（ＭＥＭＡＤＤＲ） ４２０に含まれ、データ線４２
１はアドレス線４２０ に含まれているデータに関連す
るデータを含む。データは記憶装置１５から読出されて
からデー タ線４２１へ与えられる。または、データを
記憶装置１５へ書込むのであれば、データはデータ線４
２１へ与えられ、記憶装置１５のアドレス線４２０上の
符号で指定されているアドレスに書込まれる。
Ｉ１０バス５０の制御線は読出し／書込み線（Ｒ／Ｖ）
４２２を含む。この読出し／書込み線４２２は記憶装置
１５へ書込むべきか、記憶装置１５かも読出すべきかを
指定する。Ｉ１０バス制御器４５からの要求を伝える記
憶要求（ＭＥＭＯＲＹ ＲＥＱＵＥＳＴ ）線４２３は
Ｉ１０バス５Ｇへ接続され、そのバスに記憶要求が存在
することを示す。サイクル終了線Ｃ／Ｃ４２４Ｆｉ、Ｉ
ｌｏ、＜ス５０に関連するバスインターフェイス制御器
４３０からの確認応答信号を伝える線である。その確認
応答信号は、バスサイクルが終了したことをＩ１０バス
制御器４５に知らせる。バスインターフェイス制御器４
３０はバスインター７エイスユニツト４０１め一部であ
る。バスインター７エイスユニツト４０１’は、■１０
バス５０の制御信号を仲裁器および制御器ユニット４０
０とインターフェイスするために１線ドライバ／受信器
４５４゜４５５．４５６を含む。
４２２を含む。この読出し／書込み線４２２は記憶装置
１５へ書込むべきか、記憶装置１５かも読出すべきかを
指定する。Ｉ１０バス制御器４５からの要求を伝える記
憶要求（ＭＥＭＯＲＹ ＲＥＱＵＥＳＴ ）線４２３は
Ｉ１０バス５Ｇへ接続され、そのバスに記憶要求が存在
することを示す。サイクル終了線Ｃ／Ｃ４２４Ｆｉ、Ｉ
ｌｏ、＜ス５０に関連するバスインターフェイス制御器
４３０からの確認応答信号を伝える線である。その確認
応答信号は、バスサイクルが終了したことをＩ１０バス
制御器４５に知らせる。バスインターフェイス制御器４
３０はバスインター７エイスユニツト４０１め一部であ
る。バスインター７エイスユニツト４０１’は、■１０
バス５０の制御信号を仲裁器および制御器ユニット４０
０とインターフェイスするために１線ドライバ／受信器
４５４゜４５５．４５６を含む。
仲裁器および制御器ユニット４００は記憶装置制御器４
４０を含み、記憶装置バス１１とＣＰＵバスインター７
エイスユニツト４０１′をインターフェイスする。後で
明らかになるように、バスプロトコルを異なるものにで
き、バスタイミングを異なるものにでき、かつバスイン
ターフェイスを異なるものにできる。しかし、仲裁器お
よび制御器ユニット４００に対するインターフェイスは
同じである。
４０を含み、記憶装置バス１１とＣＰＵバスインター７
エイスユニツト４０１′をインターフェイスする。後で
明らかになるように、バスプロトコルを異なるものにで
き、バスタイミングを異なるものにでき、かつバスイン
ターフェイスを異なるものにできる。しかし、仲裁器お
よび制御器ユニット４００に対するインターフェイスは
同じである。
バスインター７エイスユニツト４０１′ハ、アドレス線
に含まれている記憶装置アドレスを保持するために第１
のラッチ４５１のブロックを備える。第２のラッチ４５
２のブロックと、第３のラッチのブロックがデータ用と
して用いられる。データ線４２１ に含まれ、記憶装置
１５へ書込むべきデータは、第２のラッチ４５２に一時
的に格納される。記憶装置１５から読出すべきデータは
、記憶装置１５から送られ、後でデータ線４２１を通じ
てＩ１０バス５０へ送るために第３のラッチ４５３に一
時的に格納される。本発明の好適な実施例においては、
データ語は２４ビット幅であシ、シたがってラッチ４５
２．４５３は２４ビット幅であってデータ語を格納する
のに十分である。
に含まれている記憶装置アドレスを保持するために第１
のラッチ４５１のブロックを備える。第２のラッチ４５
２のブロックと、第３のラッチのブロックがデータ用と
して用いられる。データ線４２１ に含まれ、記憶装置
１５へ書込むべきデータは、第２のラッチ４５２に一時
的に格納される。記憶装置１５から読出すべきデータは
、記憶装置１５から送られ、後でデータ線４２１を通じ
てＩ１０バス５０へ送るために第３のラッチ４５３に一
時的に格納される。本発明の好適な実施例においては、
データ語は２４ビット幅であシ、シたがってラッチ４５
２．４５３は２４ビット幅であってデータ語を格納する
のに十分である。
仲裁器および制御器ユニット４００は２ＸＩ ＡＤＤＲ
ＭＵＸ４６１ｔ−含む。この２ＸＩ ＡＤＤＲＭＵＸ
４６社バスインターフェイスユニット４０１′の第１の
ラッチ４５１ト、バスインター７エイスユニツト４０１
′の第１のラッチまたはそれと同等のラッチ（図示せず
）へ接続される。２ＸＩ ＡＤＤＲＭＵＸ ４６１は、
記憶装置バス１１に対するアクセスを許されているバス
インター７エイスユニツト４０１からのアドレスデータ
を選択する０その選択は仲裁器論理ユニット４６０から
の選択信号セレクト（５ＥＬＥＣＴ）１によシ制御され
る０その仲裁器論理ユニット４６０は仲裁器および制御
器ユニット４０００部分としても含まれる。２ＸＩ Ｄ
ＡＴＡＩＮ ＭＵＸ ４６２がバスインターフェイスユ
ニット４０１′の第２のラッチ４５２ ト、バスインタ
ーフェイスユニット４０１ ’＋７）第２のラッチまた
はそれと同等のラッチ（図示せず）へ作動的に接続され
る。２ＸＩ ＤＡＴＡＩＮ ＭＵＸ４６２は、記憶装置
バス１１に対するアクセスを許されているバスインター
７エイスユニツト４０１からのアドレスデータを選択す
る。その選択は仲裁器論理ユニット４６０からの選択信
号セレクト（ＳＥＬＥＣＴ） ２にヨシ制御される０
２ＸＩ ＤＡＴＡＯＵＴＭＵＸ ４６３７：）Ｚハスイ
ンター７エイスユニツ）４０１’の第３のラッチ４５３
と、バスインターフェイス制御器）４０１’の第３のラ
ッチまたはそれと同等のラッチ（図示せず）へ作動的に
接続される。２ＸＩＤＡＴＡＯＵＴ ＭＵＸ ４６３は
、記憶装置１５から読出されたデータを受けるべきバス
インターフェイスエニット４０１を効果的に選択する。
ＭＵＸ４６１ｔ−含む。この２ＸＩ ＡＤＤＲＭＵＸ
４６社バスインターフェイスユニット４０１′の第１の
ラッチ４５１ト、バスインター７エイスユニツト４０１
′の第１のラッチまたはそれと同等のラッチ（図示せず
）へ接続される。２ＸＩ ＡＤＤＲＭＵＸ ４６１は、
記憶装置バス１１に対するアクセスを許されているバス
インター７エイスユニツト４０１からのアドレスデータ
を選択する０その選択は仲裁器論理ユニット４６０から
の選択信号セレクト（５ＥＬＥＣＴ）１によシ制御され
る０その仲裁器論理ユニット４６０は仲裁器および制御
器ユニット４０００部分としても含まれる。２ＸＩ Ｄ
ＡＴＡＩＮ ＭＵＸ ４６２がバスインターフェイスユ
ニット４０１′の第２のラッチ４５２ ト、バスインタ
ーフェイスユニット４０１ ’＋７）第２のラッチまた
はそれと同等のラッチ（図示せず）へ作動的に接続され
る。２ＸＩ ＤＡＴＡＩＮ ＭＵＸ４６２は、記憶装置
バス１１に対するアクセスを許されているバスインター
７エイスユニツト４０１からのアドレスデータを選択す
る。その選択は仲裁器論理ユニット４６０からの選択信
号セレクト（ＳＥＬＥＣＴ） ２にヨシ制御される０
２ＸＩ ＤＡＴＡＯＵＴＭＵＸ ４６３７：）Ｚハスイ
ンター７エイスユニツ）４０１’の第３のラッチ４５３
と、バスインターフェイス制御器）４０１’の第３のラ
ッチまたはそれと同等のラッチ（図示せず）へ作動的に
接続される。２ＸＩＤＡＴＡＯＵＴ ＭＵＸ ４６３は
、記憶装置１５から読出されたデータを受けるべきバス
インターフェイスエニット４０１を効果的に選択する。
その選択は仲裁器論理ユニット４６０からの選択信号セ
レクト（ＳＥＬＥＣＴ） ３によ多制御される。２ＸＩ
Ｒ／Ｗ ＭＵＸ４６４ カバスインターフエイスユ
ニツ）４０１’カラ、およびバスインター７エイスユニ
ツト４０１’カラの読出し／書込み（Ｒ／Ｗ）制御信号
を受ける。２Ｘｉ Ｒ／Ｖ ＭＵＸ ４６４は、仲裁器
論理ユニット４６０からの選択信号セレク） （ＳＥＬ
ＥＣＴ）４の制御の下に、記憶装置バス１１へ送るべき
読出し／書込み制御信号を選択する。仲裁器論理ユニッ
ト４６０は■ババス５０からの要求信号ＲＱＩＯをバス
インターフェイス制御器４３０を介して受け、かつＣＰ
ＵバスＴＯからの要求信号ＲＱＣＰＵを、ＣＰＵバス７
０に関連するバスインターフェイス制御器（図示せず）
を介して受ける。仲裁器論理ユニット４６０は要求信号
に応じて、記憶装置１５をアクセスする。
レクト（ＳＥＬＥＣＴ） ３によ多制御される。２ＸＩ
Ｒ／Ｗ ＭＵＸ４６４ カバスインターフエイスユ
ニツ）４０１’カラ、およびバスインター７エイスユニ
ツト４０１’カラの読出し／書込み（Ｒ／Ｗ）制御信号
を受ける。２Ｘｉ Ｒ／Ｖ ＭＵＸ ４６４は、仲裁器
論理ユニット４６０からの選択信号セレク） （ＳＥＬ
ＥＣＴ）４の制御の下に、記憶装置バス１１へ送るべき
読出し／書込み制御信号を選択する。仲裁器論理ユニッ
ト４６０は■ババス５０からの要求信号ＲＱＩＯをバス
インターフェイス制御器４３０を介して受け、かつＣＰ
ＵバスＴＯからの要求信号ＲＱＣＰＵを、ＣＰＵバス７
０に関連するバスインターフェイス制御器（図示せず）
を介して受ける。仲裁器論理ユニット４６０は要求信号
に応じて、記憶装置１５をアクセスする。
ことを１度に１つの要求者に対して許す。要求信号が同
時にか或いはほとんど同時に到達したとすると、仲裁器
論理ユニット４６０は優先順位を基にして要求者の１つ
が記憶装置バスをアクセスすることを許す（すなわち、
要求を許す）。仲裁器論理ユニット４６０は、記憶装置
制御器４４０に対してインターフェイスして、要求が許
されたこと、および記憶装置サイクルが開始されようと
していることをスタート・サイクル（５ＴＡＲＴ ＣＹ
ＣＬＥ） Ａ信号とスタート・サイクル（５ＴＡＲＴ
ＣＹＣＬＥ）Ｂ信号によシ示す。記憶装置１５が実際の
読出し／書込みを終予すると、実際の記憶装置サイクル
が終了したことを記憶装置制御器４４Ｇが、制御信号で
あるサイクル終了（ＣＹＣＬＥ ＣＯＭＰＬＥＴＥ）Ａ
信号（ＣＣＡ）およびサイクル終了（ＣＹＣＩＪ ＣＯ
ＭＰＬＥＴＥ）Ｂ信号（ＣＣＢ）によシ仲紫器論理ユニ
ット４６０へ示す。そうすると、仲裁器論理ユニット４
６ｏは、制御信号である記憶サイクル終了（ＭＥＭＯＲ
Ｙ ＣＹＣＬＥＣＯＭＰＬＥＴＥ）信号（ＭＣＣ）を選
択されたハスツインターフェイスバス制御器へ送って、
奇偶検査、誤シ検出、および訂正等のような以前の記憶
装置サイクル活動の終了を示す。仲裁器論理ユニット４
６０のよシ詳しい説明および動作を、本願出願人へ米国
特許を受ける権利を藤製された１９８４年１２月２０日
付の関連する米国特許第６８４，３１２号「仲裁回路（
Ａｒｂｉｔｒａｔｉｏｎ Ｃ１ｒｃｕｉｔ） Ｊから得
ることができる。
時にか或いはほとんど同時に到達したとすると、仲裁器
論理ユニット４６０は優先順位を基にして要求者の１つ
が記憶装置バスをアクセスすることを許す（すなわち、
要求を許す）。仲裁器論理ユニット４６０は、記憶装置
制御器４４０に対してインターフェイスして、要求が許
されたこと、および記憶装置サイクルが開始されようと
していることをスタート・サイクル（５ＴＡＲＴ ＣＹ
ＣＬＥ） Ａ信号とスタート・サイクル（５ＴＡＲＴ
ＣＹＣＬＥ）Ｂ信号によシ示す。記憶装置１５が実際の
読出し／書込みを終予すると、実際の記憶装置サイクル
が終了したことを記憶装置制御器４４Ｇが、制御信号で
あるサイクル終了（ＣＹＣＬＥ ＣＯＭＰＬＥＴＥ）Ａ
信号（ＣＣＡ）およびサイクル終了（ＣＹＣＩＪ ＣＯ
ＭＰＬＥＴＥ）Ｂ信号（ＣＣＢ）によシ仲紫器論理ユニ
ット４６０へ示す。そうすると、仲裁器論理ユニット４
６ｏは、制御信号である記憶サイクル終了（ＭＥＭＯＲ
Ｙ ＣＹＣＬＥＣＯＭＰＬＥＴＥ）信号（ＭＣＣ）を選
択されたハスツインターフェイスバス制御器へ送って、
奇偶検査、誤シ検出、および訂正等のような以前の記憶
装置サイクル活動の終了を示す。仲裁器論理ユニット４
６０のよシ詳しい説明および動作を、本願出願人へ米国
特許を受ける権利を藤製された１９８４年１２月２０日
付の関連する米国特許第６８４，３１２号「仲裁回路（
Ａｒｂｉｔｒａｔｉｏｎ Ｃ１ｒｃｕｉｔ） Ｊから得
ることができる。
第１図は先行技術の単一バス装置のブロック図、第２図
は本発明の好適な実施例のデータ処理装置のブロック図
、第３図は第２図のデータ処理装置の記憶装置バス制御
器の機能ブロック図、第４図は第３図の記憶装置バス制
御器の部分論理ブロック図である。 １１・・・・記憶装置バス、１５拳・・・記憶制御器、
５０・・・・Ｉ１０パス、ＴＯ・・・・ＣＰＵバス。 特許出願人 ハネウエル−インコーポレーテッド復代
理人 山川数構（ほか２名） ／ＲＡ’Ｊ ’ｉ〜 ノヌヲ、左乙１良＝１艷、 ｈり３
は本発明の好適な実施例のデータ処理装置のブロック図
、第３図は第２図のデータ処理装置の記憶装置バス制御
器の機能ブロック図、第４図は第３図の記憶装置バス制
御器の部分論理ブロック図である。 １１・・・・記憶装置バス、１５拳・・・記憶制御器、
５０・・・・Ｉ１０パス、ＴＯ・・・・ＣＰＵバス。 特許出願人 ハネウエル−インコーポレーテッド復代
理人 山川数構（ほか２名） ／ＲＡ’Ｊ ’ｉ〜 ノヌヲ、左乙１良＝１艷、 ｈり３
Claims (1)
- 【特許請求の範囲】 記憶装置バスへ作動的に接続される少くとも１つの記憶
装置と、インターフェイスされている少くとも１つの周
辺装置とを有するデータ処理装置において、 ａ）前記周辺装置へ作動的に接続され、前記周辺装置と
前記記憶装置バスの間で第１の伝送媒体を構成する第１
のバス手段と、 ｂ）情報を処理するＣＰＵ手段と、 ｃ）このＣＰＵ手段へ作動的に接続され、前記ＣＰＵ手
段と前記記憶装置バスの間に第２の伝送媒体を構成する
第２のバス手段と、 ｄ）前記第１のバス手段と前記第２のバス手段および前
記記憶装置の間に配置され、前記第１のバス手段と前記
第２のバス手段からの要求信号に応答して、前記第１の
バス手段と前記第２のバス手段を前記記憶装置バスへイ
ンターフェイスする論理装置と を備えることを特徴とするデータ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68432584A | 1984-12-20 | 1984-12-20 | |
| US684325 | 1991-04-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150054A true JPS61150054A (ja) | 1986-07-08 |
Family
ID=24747606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285942A Pending JPS61150054A (ja) | 1984-12-20 | 1985-12-20 | データ処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0191939A1 (ja) |
| JP (1) | JPS61150054A (ja) |
| AU (1) | AU583564B2 (ja) |
| CA (1) | CA1252573A (ja) |
| NO (1) | NO173304C (ja) |
| ZA (1) | ZA859206B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005293596A (ja) * | 2004-04-02 | 2005-10-20 | Arm Ltd | データ要求のアービトレーション |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0421696A3 (en) * | 1989-10-02 | 1992-01-29 | Motorola Inc. | Staggered access memory |
| JP2910303B2 (ja) * | 1990-06-04 | 1999-06-23 | 株式会社日立製作所 | 情報処理装置 |
| US6006302A (en) | 1990-06-04 | 1999-12-21 | Hitachi, Ltd. | Multiple bus system using a data transfer unit |
| EP0501621A3 (en) * | 1991-02-26 | 1994-07-06 | Hewlett Packard Co | Address prediction and verification for burst cycle data reads |
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-
1985
- 1985-11-25 NO NO854708A patent/NO173304C/no not_active IP Right Cessation
- 1985-12-02 ZA ZA859206A patent/ZA859206B/xx unknown
- 1985-12-10 CA CA000497238A patent/CA1252573A/en not_active Expired
- 1985-12-11 AU AU51098/85A patent/AU583564B2/en not_active Ceased
- 1985-12-18 EP EP85116192A patent/EP0191939A1/en not_active Withdrawn
- 1985-12-20 JP JP60285942A patent/JPS61150054A/ja active Pending
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Also Published As
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|---|---|
| AU583564B2 (en) | 1989-05-04 |
| AU5109885A (en) | 1986-06-26 |
| CA1252573A (en) | 1989-04-11 |
| ZA859206B (en) | 1986-08-27 |
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| NO173304B (no) | 1993-08-16 |
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