JPS61136356A - 時分割ハイウエイの試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割交換機の時分割ハイウェイの試験方式
に関する。特に、読出し専用メモリを用いたプロセッサ
制御方式を導入した時分割ハイウェイの試験方式に関す
る。

〔従来の技術〕

従来時分割交換機の交換接続確認および各種誤り率を測
定する時分割ハイウェイ試験機は、布線論理制御で構成
されていたものが多かった。基本的な交換接続確認およ
び誤り測定を除いては外部の専用計測機器を接続して行
なっていた。また、シーケンス制御もしくはマイクロプ
ロセッサを導入した時分割ハ・ｆウェイ試験機でも、プ
ログラム部に関しては外部の制御機器またはフロッピデ
ィスクなどからのプログラムロードによるものであった
。このような外部機器を使用せず時分割ハイウニ・ｆ試
験機車体で試験を行う場合には、保守者または操作者が
各種試験条件毎にプログラムを手動で書込む必要があっ
た。

〔発明が解決しようとする問題点〕

しかし、このような従来例の時分割交換機の試験機では
保守性および経済性の面で問題があった。

また被測定交換機と時分割ハイウェイ試験機との間で、
接続ハイウェイのビットレートまたは接続コネクタ内ハ
イウェイのビン収容が異なると、時分割ハイウェイ試験
機の種類までが異なるなどの時分割ハイウェイ試験機の
構成に関しても多くの問題があった。

本発明は、上記の問題点を解決するもので、基本的な指
示を与えるだけで必要な時分割ハイウェイ上の交１負接
続確認および各種誤り測定が実行され、保守性が良くか
つ経済的な時分割ハイウェイの試験方式を提供すること
を目的とする。

〔問題点を解決するための手段〕

本発明は、時分割交換機の接続動作の正常性およびこの
時分割交換機のハイウェイを通過した信号の誤り率を含
む測定評価を行う時分割ハイウェイの試験方式において
、被試験時分割交換機のハイウェイ制御回路に接続され
たプロセッサを備え、このプロセッサには・、上記測定
評価のためのプログラムが蓄積された読出専用メモリを
含むことを特徴とする。

本発明は、時分割ハイウェイ試験機に読出し専用メモリ
を用いたプロセッサ制御方式を導入することにより、時
分割交換機の各種試験・測定のための条件および機能用
の論理をプログラム化しておくとともに、被試験ハイウ
ェイのビットレート、電気的インタフェイスおよびハイ
ウェイのビン収容等の外部試験・測定条件に固有な部分
と外部条件に依存しない試験測定機能に伴う普遍な共通
部とをモジュール分離することが望ましい。

〔作用〕

本発明は、時分割交換機に必要な各種測定用機能論理を
読出し専用メモリに記憶蓄積しておき、プロセッサで時
分割ハイウェイ試験機内で必要となる全ての制御を読出
し専用メモリに格納されたプログラム論理により行うこ
とにより、外部測定器等を使用することなく、操作者は
基本的な指示を時分割ハイウェイ試験機に与えるだけで
時分割ハイウェイ上の交換接続確認および各種誤り測定
を実行することができ、保守性が良くかつ経済的な構成
にすることができ１゜ 〔実施例〕 本発明の実施例について図面を参照して説明する。

第２図は本発明の時分割ハイウニ・イ試験機と時分割交
換機との接続を示すブロック構成図である。

第１図において、時分割ハイウェイ試験機ＴＯ−ＨＷＴ
ＳＴは時分割交換機ＴＤ　−ＥＸＧに接続され、時分割
交換機ＴＤ　−ＩＥＸＧの交換接続確認および各種誤り
率の測定評価等が行われる。通話路系クロック供給装置
ＮＣＬＫからクロック信号が時分割ハイウェイ試験機Ｔ
Ｏ−ＨＷＴＳＴのクロック信号入力に接続される。第１
図は本発明一実施例時分割ハイウェイ試験機のブロック
構成図である。第１図において、図外の時分割通話路装
置ＴＤＮＷからの受信ドロップ信号が被試験ハイウェイ
とのインクフェイス回路で外部試験および測定条件に依
存した固有回路であるハイウェイインクフェイス回路１
（ＷＩＮＦに接続される。ハイウェイインクフェイス回
路ＨＷＩＮＦから受信ハイウェイから抽出されたクロッ
ク信号がクロック供給回路ＣＬＫの一方の人力に接続さ
れる。

また、図外の通話路系クロック供給装置ＮＣＬＫからク
ロック信号がクロック供給回路ＣＬＫの他の入力に接続
される。クロック供給回路ＣＬＫから受信／’％イウエ
イからの抽出クロック信号に同期したクロック信号、通
話路系クロック供給装置ＮＣＬＫからのクロック信号に
同期したクロック信号、またはこのクロック供給回路Ｃ
ＬＫ内で発生するクロ・ツク信号が選択されて時分割ハ
イウェイ試験機ＴＤ　−１１ＷＴｓＴ内の各回路に接続
される。ハイウェイインタフェイス回路１（ＷＴＮＦか
らレベル変換および符号変換された受はドロップ信号が
ハイウェイ制御回路肺ＣＴＬに接続される。

ここで本発明の特徴とすることろは、一点鎖線で囲む必
要な各種測定用機能論理を記憶している読出し専用メモ
リを内蔵するプロセッサ部分である。すなわち、ハイウ
ェイ制御回路ＨＷＣＴＬの制御人出力がプロセッサＣＰ
Ｕ−ＲＯＭに接続され、プロセッサＣＰＩＩ−ＲＯＭの
指示により試験種別および被試験市外発着信交換機（被
試験ｔｏｌｌ　５ｗ１ｃｈ、以下、被試験ＴＳという。

）番号に従いＴＳ毎の各種制御が行われる。ハイウェイ
制御回路ＨＷＣＴＬからレベル変換および符号変換され
た受信ドロップ信号がハイウェイハス制御回路ＨＷＢＵ
Ｓ−ＣＴＬに接続され、ハイウェイバス制御回路ＨＷＢ
ＬＩＳ−ＣＴＬから送信用インサート信号がハイウェイ
制御回路ＨＷＣＴＬに接続される。ハイウェイ制御回路
ＨＷＣＴＬから送信インサート信号がハイウェイインク
フェイス回路＋１ＷＩＮＦを経由して時分割通話路装置
ＴＤ！ＩＩＷに出力される。

ハイウェイバスＨＷ　ＢＩＪ　Ｓにはハイウェイバス制
御卸回路ＨＷＢ［ＪＳ−ＣＴＬ　、各種の試験データを
記憶するデータメモリ回路ＤＭおよび各柿渋り計測の制
御を行う誤り計測制御回路１’ｌＥｓが接続され、プロ
セッサＣＰυ−ＲＯＭの指示に従ってハイウェイバス制
御回路ＨＷＢＵＳ−ＣＴＬから受信ドロップデータがデ
ータメモリ回路部または誤り計測制御回路ＭｌｓＳに振
分けられ、データメモリ回路ＤＭまたは誤り計測制御回
路ＭＥＳから送信用インサートデータがハイウェイバス
制御回路ＨＷＢＵＳ−ＣＴＬに接続される。すなわち、
ハイウェイバス制御回路ＨＷＢＵＳ−ＣＴＬはハイウェ
イバスＨＷＢＵＳを介して受信ハイウェイデータのドロ
ップアドレス制御および送信ハイウェイのインサート制
御を行う。また、オプションとしてハイウェイハスＩＩ
Ｗ［１ＬＩＳ　ニは加入者回路１ｊＮＥ−ＣＩＲＣＵＩ
Ｔニ接続された符号復号器ＣＯＤ［ＥＣがハイウェイバ
ス肚ＢＵｓに接続され、ハイウェイハス制御回路１（Ｗ
ＢＵＳ−ＣＴＬにより制御され電話機による時分割交換
器ＴＤ−ＥＸＧの４通確認等が行われる。

プロセ・ノナバスＰ−Ｂ［ＩＳにはプロセッサＣＰｔ！
−ＲＯＭデータメモリ回路ＤＭ、誤り測定制御回路ＭＥ
Ｓおよび操作盤Ｊ　Ｋ　Ｌのインクフェイス回路である
操作盤インクフェイス回路ＪＫＬ〜ＩＮＦが接続される
。操作盤ＪｌｔＬからの基本的な測定条件、測定試験種
別の設定、動作の開始・停止指示および測定タイムスロ
ット番号等が操作盤インクフェイス回路ＪＫＬ−ＩＮＦ
およびプロセッサバスＰ−Ｂｕｓを経てプロセッサＣト
ロ−ＲＯＭに接続される。プロセッサＣＰＵ−ＲＯＭは
時分割ハイウェイ試験機ＴＤ−１１ＷＴＳＴ内で必要と
なる全ての接続を読出し専用メモリ（ＲＯＭ）に格納さ
れたプログラム論理によりプロセッサＣＰＵ−ａＯＭに
接続された各回路に指示を与える。また、データメモリ
回路部から試験結果および誤り測定制御回路ＭＥＳから
プロセッサＣＰＵ−ＲＯＭの指示により各柿渋りの測定
結果がプロセッサバスＰ−ＢＵＳおよび操作盤インクフ
ェイス回路ＪＫＬ−ＩＮＦを経て操作盤ＪＫＬに接続さ
れ、操作ＩＪＫＬに表示される。

このような構成の時分割ハイウェイ試験の動作について
説明する。

第１図において、ハイウェイインタフェイス回路ＨＷＩ
ＮＦは被試験ハイウェイとのインクフェイス回路でハイ
ウェイの電気的条件、伝送インクフェイス条件、コネク
タおよびケーブル内ハイウェイ収容条件ならびにハイウ
ェイのビットレートに依存したこの試験機内唯一の固有
回路部であるが、装置内部とのインクフェイスは全て統
一されており、プロセッサＣＰＵ−ＲＯＭはハイウェイ
インクフェイス回路ＨＷＩＮＦに対し走査することによ
り制御上必要な外部のハイウェイインタフェイス条件を
全て知ることが可能となっている。ハイウェイインクフ
ェイス回１ＨＷＩＮＦはハイウェイインクフェイスのレ
ベル変換、符号変換および受信ハイウェイからのクロッ
ク成分抽出機能を有している。

ハイウェー（ｊｌｉ制御回路１１ＷｃＴＬは試験種別お
よび試験ＴＳ番号に従いＴＳ毎のドロップ・インサート
制御、データループバック制御、タイムスロット入替制
御および送信ハイウェイの位相遅延制御等をプロセッサ
ＣＰＩＪ−ＲＯＭからの指示により動作を行う回路部で
ランダム書込み、シーケンシャル読出しモードで動作す
るバッファメモリ回路とこのバッファメモリ回路のメモ
リ内ＴＳデータの読出し制御を行う保持メモリ回路とを
有しており、いわゆるＴ１段スイッチ回路構成を有して
いる。

ハ・イウエ・イバス制御回路ＨＷＢＩＩＳ−ＣＴＬはハ
イウェイハス１ｌＷｆ３Ｕｓを介してデータメモリ回路
ＤＭ、誤り測定制御回路ＭＥＳおよび符号復号器Ｃ０Ｄ
ＥＣ（オプション）に対する受信ハイウェイデータのド
ロップアドレス制御および送信ハイウェイのインサート
制御のインクフェイスを有する回路でこのハイウニ・ｒ
ハス制御回路＋１ＷＢＵｓ−ＣＴＬも全てプロセッサＣ
ＰＩＩ−ＲＯＭからの指示により動作を行う。

データメモリ回路部は主として通話路の導通試駅用のメ
モリ回路で送信インサートデータ格納エリアと受信ドロ
ップデータ格納エリアで構成されており、プロセッサＣ
ＰＵ−ＰＯＭの制御により種々の試験用データパターン
が前者のメモリエリアに設定され、後者のメモリエリア
に格納された受信ドロップデータ値と比較照合され試験
結果が操作盤ＪＫＬに表示される。

誤り測定制御回路ＭＥＳは長時間誤り率、平均符号誤り
率、実効選択度等の各種誤り計測用制御回路でプロセッ
サＣＰＵ−ＲＯＭから指示される各種誤り測定種別およ
び測定条件により動作を行い、各種誤りの測定結果だ操
作盤ＪＫＬに表示される。

プロセッサＣＰＵ−１？ＯＭは読出し専用メモリ（ＲＯ
Ｍ）を有するプロセッサ回路で本発明の対象である回路
部分である。このプロセッサＣＰＵ−ＲＯＭは操作盤Ｊ
ＫＬからの保守者による動作開始・停止および測定タイ
ムスロット番号等の基本的な指示を受け、この時分割ハ
イウェイ試験［ＴＤ−ＨＷＴＳＴ内で必要となる全ての
制御を読出し専用メモリ（ＲＯＭ）に格納されたプログ
ラム論理により行う。操作盤ＪＫＬはキーおよびランプ
からなり操作者はキーにより基本的な測定条件、測定試
験種別の設定および動作の開始・停止指示を行い、時分
割交換機ＴＤ−ＥＸＧの導通試験の結果および各種誤り
測定の結果等が発光ダイメ’　−Ｆ’　（ＬＥＤ）に表
示される。

操作盤インクフエ１ス回路ＪＫＬ−ＩＮＦは操作盤ＪＫ
Ｌからの指示信号を受はプロセッサハスＰ−Ｂｕｓのバ
ス仕様に合った信号に変換するための回路である。

クロック供給回路ＣＩＪは時分割ハイウェイ試験ａＴＤ
　−１１ＷＴｓＴ内の各回路にクロック信号を供給する
回路であり、各回路へのクロック供給モードとしては測
定対象である時分割交換機ＴＤ　−ＥＸＧ内の通話路系
クロック供給装置ＮＣＬＫからのクロック位相に同期し
たモードまたは受信ハイウェイからの抽出クロック信号
に同期したモードのいずれかが通常は選択可能である。

また時分割ハイウェイ試験機ＴＤ−１１ＷＴｓＴの自己
診断時はこのクロック供給回路ＣＬＫ内藏のクロックパ
ルス局部発振器が自走発振した条件で動作する非同期モ
ードがある。

ハイウニバスＩｔ　Ｗ　Ｂ　Ｕ　Ｓはハイウェイ制御回
路！（ＷＢＵＳ−ＣＴＬ、データメモリ回路量および誤
り測定制御回路ＭＥＳ相互間のインタフェイスバスでハ
イウェイデータ受信時はハイウェイバス制御回路ＨＷＢ
ＵＳ−ＣＴＬからの受信ドロップデータがＮＣ指定方式
によりこのハイウェイバスＨＷＢＵＳ上のデータメモリ
回路量または誤り測定制御回路ＭＥＳに振分けられ、ハ
イウェイデータ送信時には各送信ＴＳにつき、データメ
モリ回路ＤＭまたは誤り測定制御回路ＭＥＳからの送信
用インザートデータがハイウェイバスＨＷＢＵＳ−ＣＴ
Ｌを経て送出される。たとえば送信ＴＳが誤り測定時に
は、データメモリ回路量からの出力ばハイインピーダン
スとなり、誤り測定制御回路肛Ｓの出力だけが選沢送信
される。また送信ＴＳが試験対象でないときには、受信
した同一タイムスロットのデータが送（８ＴＳに折返え
されるデータループバックモードとなる。

プロセッサバスＰ−ＢｔｌＳはプロセッサＣＰＵ−１？
ＯＭ、データメモリ回路ＤＭ、誤り測定制御回路ＭＥＳ
、操作盤インクフェイス回ＢＪＫＬ−ＩＮＦが接続され
るハスで、アドレス部、データ部およびコントロール部
からなりプロセッサＣＰＩＪ−１７ＯＭからこのプロセ
ッサバスＰ−ＢＵＳに接続される各回路への制御および
各回路との間で情報の送受信が行われる。

符号復号回路Ｃ０ＤＥＣおよび加入者回路ＬＨＪＥ−Ｃ
ＩＲＣＵＩＴはオプションであるがこの回路を設置すこ
とにより電話機による時分割交換器ＴＤ−ＥＸＧの導通
確認等が可能となる。

上述のように、本実施例は、読出し専用メモリを用いた
プロセッサ１ｌｉｉＪ御方式の導入と機能論理の完全モ
ジュール化とを組合せることにより、外部測定器等を使
用することなく操作者は基本的な指示を時分割ハイウェ
イ試験器に与えるだけで必要な時分割ハイウェイ上の交
換接続確認および各種誤り測定が自動的に実行され、測
定結果の表示ができ保守性が良好でかつ経済的な構成が
可能である。

〔発明の効果〕

本発明は、以上説明したように、時分割ハイウェイ試験
機に必要な測定用機能論理を記憶した読出し専用メモリ
を用いたプロセッサ制御方式を専入することにより、操
作者は基本的な指示を時分割ハイウェイ試験機に与える
だけで時分割ハイウェイ上の交換接続確認および各柿渋
り測定が自動的に実行され測定結果の表示ができ、保守
性が良くかつ経済的な構成にすることができる優れた効
果がある。

【図面の簡単な説明】

第１図は本発明一実施例時分割ハイウェイ試験機のブロ
ック構成図。 第２図は本発明の時分割ハイウェイ試験機と時分割交換
機との接続を示すブロック構成図。 ＣＬＫ・・・クロック供給回路、ＧＯＤＥＣ・・・符号
復号器、ＣＰＵ−ＲＯＭ・・・読出し専用メモリを内蔵
するプロセッサ、開・・・データメモリ回路、Ｊｌ・・
・操作盤、ＨＷＢＵＳ・・・ハイウェイバス、ＨＷＣＴ
Ｌ・・・ハイウェイ制御回路、ＨＷＢＩＪＳ−ＣＴＬ・
・・ハイウェイバス制御回路、ＨＷＩＮＦ・・・ハイウ
ェイインタフェイス回路、ＪＫＬ−ＩＮＦ・・・操作盤
インクフェイス回路、ＬＩＮＥ−ＣＩＲＣＵＩＴ・・・
加入者回路、ＭＥＳ・・・誤り測定制御回路、ＮＣＬＫ
・・・通話路系クロック供給装置、＋１−ＢＩＩＳ・・
・プロセッサハス、ＴＤ−ＥχＧ・・・時分割交換器、
ＴＯ−１１ＷＴＳＴ・・・時分割ハイウェイ試験機、Ｔ
ＤＮＷ・・・時分割通話路装置。

Claims (1)

【特許請求の範囲】
1. （１）時分割交換機の接続動作の正常性およびこの時分
   割交換機のハイウェイを通過した信号の誤り率を含む測
   定評価を行う時分割ハイウェイの試験方式において、 被試験時分割交換機のハイウェイ制御回路に接続された
   プロセッサを備え、 このプロセッサには、上記測定評価のためのプログラム
   が蓄積された読出専用メモリを含むことを特徴とする時
   分割ハイウェイの試験方式。