JPS61134838A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS61134838A JPS61134838A JP25702684A JP25702684A JPS61134838A JP S61134838 A JPS61134838 A JP S61134838A JP 25702684 A JP25702684 A JP 25702684A JP 25702684 A JP25702684 A JP 25702684A JP S61134838 A JPS61134838 A JP S61134838A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- bits
- register
- memory
- word length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は電子計算機等において使用されるマイクロプロ
グラム制御方式に関するものである。
グラム制御方式に関するものである。
従来の技術
一般に、電子計算機では、従来の布線論理方式に代わる
ものとしてマイクロプログラム制御方式が採用されてい
る。このマイクロプログラム制御方式は、微小中位の制
御指令（マイクロ命令）を所定の順序で朝会せてマイク
ロプログラムを作成し、これをストアードプログラム方
式で実行させることによめゲート開閉等のルーチンワー
クを行わせるものである。
ものとしてマイクロプログラム制御方式が採用されてい
る。このマイクロプログラム制御方式は、微小中位の制
御指令（マイクロ命令）を所定の順序で朝会せてマイク
ロプログラムを作成し、これをストアードプログラム方
式で実行させることによめゲート開閉等のルーチンワー
クを行わせるものである。
上述のようなマイクロ命令は、一度に制御する対象の数
や制御の内容によって必要な語長（ビット数）は命令ご
とに異なるが、実際には全てのマイクロ命令を同一の語
長で構成すると共に、不必要な部分には制御対象になん
らの動作も行わないことを指定する無効ピッ） （ＮＯ
Ｐ）を付加するという固定語長の方式が採用されている
。例えば。
や制御の内容によって必要な語長（ビット数）は命令ご
とに異なるが、実際には全てのマイクロ命令を同一の語
長で構成すると共に、不必要な部分には制御対象になん
らの動作も行わないことを指定する無効ピッ） （ＮＯ
Ｐ）を付加するという固定語長の方式が採用されている
。例えば。
語長を２４ビツトに固定した場合、あるマイクロ命令に
ついてはこれが１６ビツトの有効ビットと８ビツトの無
効ビットから構成されたりする。
ついてはこれが１６ビツトの有効ビットと８ビツトの無
効ビットから構成されたりする。
発明が解決しようとする問題点
上記従来の固定語長の方式では、無効ビットの部分を含
んだマイクロ命令を記憶しておくため。
んだマイクロ命令を記憶しておくため。
メモリの容￥が無駄になるという問題がある。
発明の構成
問題点を解決するための手段
十記従来技術の問題点を解決する本発明のマイクロプロ
グラム制御方式は、ビット数の異なる複数のマイクロ命
令群を群別に格納する複数のマイクロ命令群メモリから
成るマイクロプログラム・メモリと、ノ１）なくとも一
つがこのマイクロプログラム・メモリから読出される最
大語長のマイクロ命令を保持し得るビット容量を存する
１または複数のマイクロ命令レジスタと、上記マイクロ
命令レジスタに保持されるマイクロ命令のビット数が」
二記最大ビット数に満たない場合には、満たない部分に
無効ビットを付加して制御対象に供給する手段とを備え
る可変語長方式により、無効ビットの分だけメモリ容￥
を節減するように構成されている。
グラム制御方式は、ビット数の異なる複数のマイクロ命
令群を群別に格納する複数のマイクロ命令群メモリから
成るマイクロプログラム・メモリと、ノ１）なくとも一
つがこのマイクロプログラム・メモリから読出される最
大語長のマイクロ命令を保持し得るビット容量を存する
１または複数のマイクロ命令レジスタと、上記マイクロ
命令レジスタに保持されるマイクロ命令のビット数が」
二記最大ビット数に満たない場合には、満たない部分に
無効ビットを付加して制御対象に供給する手段とを備え
る可変語長方式により、無効ビットの分だけメモリ容￥
を節減するように構成されている。
以下１本発明の作用を実施例によって詳細に説明する。
実施例
第１図は２本発明の一実施例の構成を示すプロッタ図で
ある。
ある。
図中、１は短語長のマイクロ命令群を格納するマイクロ
命令群メモリ１ａルび長語長のマイクロ命令群を格納す
るマイクロ命令群メモリ１ｂがら成るマイクロプログラ
ム・メモリ、２はマイクロプログラム・メモリ１をアド
レスするマイクロアドレス・レジスタ、３はマイクロプ
ログラム・メモリ１から読出されたマイクロ命令を保持
するマイクロ命令レジスタ、４はマイクロ命令レジスタ
３に保持されるマイクロ命令の語長を検出する語長検出
回路、５はマイクロ命令レジスタの出力の一１Ｉｓｆ＠
Ｑｊｌ＆：：ｔ、Ｌイカ、ヶー、７あお。
１マイクロアドレス・レジスタ２は、マイクロ命令
レジスタ３に保持された次アドレス・フィールドに基づ
き２次に読出すべきマイクロ命令が格納されているマイ
クロ命令群メモリ１ａまたは１ｂをアドレスする。
命令群メモリ１ａルび長語長のマイクロ命令群を格納す
るマイクロ命令群メモリ１ｂがら成るマイクロプログラ
ム・メモリ、２はマイクロプログラム・メモリ１をアド
レスするマイクロアドレス・レジスタ、３はマイクロプ
ログラム・メモリ１から読出されたマイクロ命令を保持
するマイクロ命令レジスタ、４はマイクロ命令レジスタ
３に保持されるマイクロ命令の語長を検出する語長検出
回路、５はマイクロ命令レジスタの出力の一１Ｉｓｆ＠
Ｑｊｌ＆：：ｔ、Ｌイカ、ヶー、７あお。
１マイクロアドレス・レジスタ２は、マイクロ命令
レジスタ３に保持された次アドレス・フィールドに基づ
き２次に読出すべきマイクロ命令が格納されているマイ
クロ命令群メモリ１ａまたは１ｂをアドレスする。
マイクロ命令群メモリｌａには、第２図（Ａ）に示すよ
うに２ｍビットの次アドレス・フィールド〜Ａと、ｎビ
ットの制御フィールドＣＴＩ、１がら成る合計（ｍ＋ｎ
）ビットの短語長のマイクロ命令群が格納される。これ
に対して、マイクロ命令群メモリ１ｂには、第２図（Ｆ
ｌ）に示すように。
うに２ｍビットの次アドレス・フィールド〜Ａと、ｎビ
ットの制御フィールドＣＴＩ、１がら成る合計（ｍ＋ｎ
）ビットの短語長のマイクロ命令群が格納される。これ
に対して、マイクロ命令群メモリ１ｂには、第２図（Ｆ
ｌ）に示すように。
ｍビットの次アドレス・フィールドＮＡと、ｎビットの
制御フィールドＣＴＴ、］と、ｐビットの制御フィール
ドＣＴ Ｌ ２からなる合計（ｍ＋ｎ＋ｐ）ビットの長
語長のマイクロ命令群が格納される。
制御フィールドＣＴＴ、］と、ｐビットの制御フィール
ドＣＴ Ｌ ２からなる合計（ｍ＋ｎ＋ｐ）ビットの長
語長のマイクロ命令群が格納される。
短語長のマイクロ命令群を格納するマイクロ命令群メモ
リ１ａには、１マイクロ命令当た的（ｍ＋ｎ）ビットの
記憶容量と１例えば００００番地から０ＦＦＦ番地まで
の小さなアドレスが割当てられている。これに対しで、
長語長のマイクロ命令群を格納するマイクロ命令群メモ
リ１ｂには。
リ１ａには、１マイクロ命令当た的（ｍ＋ｎ）ビットの
記憶容量と１例えば００００番地から０ＦＦＦ番地まで
の小さなアドレスが割当てられている。これに対しで、
長語長のマイクロ命令群を格納するマイクロ命令群メモ
リ１ｂには。
１マイクロ命令当た＃）（ｍ＋ｎ＋ｐ）ビットの記憶容
量と１例えば１０００番地から１７ＦＦ番地までの大き
なアドレスが割当てられている。
量と１例えば１０００番地から１７ＦＦ番地までの大き
なアドレスが割当てられている。
語長検出回路４は、マイクロアドレス・レジスタ２から
出力されたアドレスの上位ビットを検索することにより
、新たにマイクロ命令レジスタ３に保持されるマイクロ
命令が短語長のものか長語長のものかを検出する。語長
検出回路４は、長語長のマイクロ命令がマイクロ命令レ
ジスタ３に保持されることを検出すると、伝達ゲート５
を開くことにより、第４図（Ａ）に示すような、制御フ
ィールドＣＴＬＩと制御フィールドＣＴＴ、２を図示し
ない制御対象に供給する。これに対して９語長検出回路
４は、短語長のマイクロ命令がマイクロ命令レジスタ３
に保持されることを検出すると。
出力されたアドレスの上位ビットを検索することにより
、新たにマイクロ命令レジスタ３に保持されるマイクロ
命令が短語長のものか長語長のものかを検出する。語長
検出回路４は、長語長のマイクロ命令がマイクロ命令レ
ジスタ３に保持されることを検出すると、伝達ゲート５
を開くことにより、第４図（Ａ）に示すような、制御フ
ィールドＣＴＬＩと制御フィールドＣＴＴ、２を図示し
ない制御対象に供給する。これに対して９語長検出回路
４は、短語長のマイクロ命令がマイクロ命令レジスタ３
に保持されることを検出すると。
伝達ゲート５を閉じることによ杓、第４図（Ｆｌ）に示
すような、制御フィールドＣＴｒ、１と、ｐ個のオール
ゼロから成る無効フィールドＮＯＰを図示しない制御対
象に供給する。
すような、制御フィールドＣＴｒ、１と、ｐ個のオール
ゼロから成る無効フィールドＮＯＰを図示しない制御対
象に供給する。
以ヒ伝達ゲートを用いる構成を例示したが、マイクロプ
ログラム・メモリから続出された新たなマイクロ命令を
マイクロ命令レジスタに保持させる直前に、常時または
新たなマイクロ命令が短語長のものであるときに限り、
このマイクロ命令レジスタをクリアすることによりオー
ルゼロを書込むようにすれば、上述のような伝達ゲート
を省略することができる。
ログラム・メモリから続出された新たなマイクロ命令を
マイクロ命令レジスタに保持させる直前に、常時または
新たなマイクロ命令が短語長のものであるときに限り、
このマイクロ命令レジスタをクリアすることによりオー
ルゼロを書込むようにすれば、上述のような伝達ゲート
を省略することができる。
また、無効フィールドＮＯＰが“１″と“０”の組合せ
による所定パターンから成る場合には。
による所定パターンから成る場合には。
第１図の伝達ゲート５をセレクタで置き換えると共に、
所定の無効フィールドを格納しておく無効フィールドメ
モリを追加し、マイクロ命令レジスタ３の出力に１語長
検出結果に応じて無効フィールドメモリから読出した無
効フ′イールドを、セレクタによって付加するように構
成すればよい。また、上述のような無効フィールドをメ
モリから選択的に読出して、マイクロ命令レジスタにセ
ットするように構成してもよい。
所定の無効フィールドを格納しておく無効フィールドメ
モリを追加し、マイクロ命令レジスタ３の出力に１語長
検出結果に応じて無効フィールドメモリから読出した無
効フ′イールドを、セレクタによって付加するように構
成すればよい。また、上述のような無効フィールドをメ
モリから選択的に読出して、マイクロ命令レジスタにセ
ットするように構成してもよい。
マイクロ命令の語長をマイクロプログラム・メモリの読
出しアドレスから検出する構成を例示したが、１ビツト
の語長識別フラグをマイクロ命令に追加し、このフラグ
に基づいて語長を検出する構成とすることもできる。し
かしながら、アドレスから検出する構成とすれば、上述
のようなフラグが不要となり、マイクロプログラム・メ
モリの容量を低減する上で一層好適である。
出しアドレスから検出する構成を例示したが、１ビツト
の語長識別フラグをマイクロ命令に追加し、このフラグ
に基づいて語長を検出する構成とすることもできる。し
かしながら、アドレスから検出する構成とすれば、上述
のようなフラグが不要となり、マイクロプログラム・メ
モリの容量を低減する上で一層好適である。
さらに、マイクロ命令レジスタを１個だけ設ける構成を
例示したが、第１図の構成に、長語長のマイクロ命令群
メモリから読出された長語長のマイクロ命令を保持する
固定ビット容量のマイクロ命令レジスタと９合計２個と
なったマイクロ命令レジスタの出力の一方のみを語長に
応じて選択的に制御対象側に供給するセレクタとを追加
する構成としてもよい。
例示したが、第１図の構成に、長語長のマイクロ命令群
メモリから読出された長語長のマイクロ命令を保持する
固定ビット容量のマイクロ命令レジスタと９合計２個と
なったマイクロ命令レジスタの出力の一方のみを語長に
応じて選択的に制御対象側に供給するセレクタとを追加
する構成としてもよい。
また、マイクロ命令を短語長と長語長の２群に群分けす
る構成を例示したが、必要に応じて語長に応じた３群あ
るいはそれ以上の複数群に群分けする構成としてもよい
。
る構成を例示したが、必要に応じて語長に応じた３群あ
るいはそれ以上の複数群に群分けする構成としてもよい
。
発明の効果 １以上詳
細に説明したように１本発明のマイクロプログラム制御
方式は、ビット数の異なる複数のマイクロ命令群を群別
に格納しておき、マイクロ命令レジスタに保持されるマ
イクロ命令のビット数が最大のビット数に満たない場合
には、満たない部分に無効ビットを付加して制御対象に
供給する構成であるから、無効ビットの分だけメモリ容
量を節減できるという効果が奏される。
細に説明したように１本発明のマイクロプログラム制御
方式は、ビット数の異なる複数のマイクロ命令群を群別
に格納しておき、マイクロ命令レジスタに保持されるマ
イクロ命令のビット数が最大のビット数に満たない場合
には、満たない部分に無効ビットを付加して制御対象に
供給する構成であるから、無効ビットの分だけメモリ容
量を節減できるという効果が奏される。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図は語長の異な゛る２種のマイクロ命令のフィールド
構成を例示する概念図、第３図は第１図のマイクロ命令
群メモリ１ａと１ｂのビット容量とアドレスの一例を示
す概念図、第４図は。 第１図のマイクロ命令レジスタ３から制御対象に供給さ
れる制御フィールドの構成の一例を示す概念図である。 １・・マイクロプログラム・メモリ＋１ａ・・短語長の
マイクロ命令を格納しておくマイクロ命令群メモリ、１
ｂ・・長語長のマイクロ命令を格納しておくマイクロ命
令群メモリ、２・・マイクロアドレス・レジスタ、３・
・マイクロ命令を保持するマイクロ命令レジスタ、４・
・語長検出回路、４・・伝達ゲート。 特ｉ出順人 日本電気株式会社 代 理 人 弁理士 楼井俊彦
２図は語長の異な゛る２種のマイクロ命令のフィールド
構成を例示する概念図、第３図は第１図のマイクロ命令
群メモリ１ａと１ｂのビット容量とアドレスの一例を示
す概念図、第４図は。 第１図のマイクロ命令レジスタ３から制御対象に供給さ
れる制御フィールドの構成の一例を示す概念図である。 １・・マイクロプログラム・メモリ＋１ａ・・短語長の
マイクロ命令を格納しておくマイクロ命令群メモリ、１
ｂ・・長語長のマイクロ命令を格納しておくマイクロ命
令群メモリ、２・・マイクロアドレス・レジスタ、３・
・マイクロ命令を保持するマイクロ命令レジスタ、４・
・語長検出回路、４・・伝達ゲート。 特ｉ出順人 日本電気株式会社 代 理 人 弁理士 楼井俊彦
Claims (1)
- 【特許請求の範囲】 ビット数の異なる複数のマイクロ命令群を群別に格納す
る複数のマイクロ命令群メモリから成るマイクロプログ
ラム・メモリと、 １または複数のマイクロ命令レジスタであって少なくと
も１つは該マイクロプログラム・メモリから読出された
最大ビット数のマイクロ命令を保持し得るビット容量を
有するものと、 該マイクロ命令レジスタに保持されるマイクロ命令のビ
ット数が前記最大ビット数に満たない場合には、該満た
ない部分に無効ビットを付加して制御対象に供給する手
段とを備えたことを特徴とするマイクロプログラム制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25702684A JPS61134838A (ja) | 1984-12-04 | 1984-12-04 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25702684A JPS61134838A (ja) | 1984-12-04 | 1984-12-04 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134838A true JPS61134838A (ja) | 1986-06-21 |
Family
ID=17300706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25702684A Pending JPS61134838A (ja) | 1984-12-04 | 1984-12-04 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835679A (en) * | 1985-01-24 | 1989-05-30 | Hitachi, Ltd. | Microprogram control system |
-
1984
- 1984-12-04 JP JP25702684A patent/JPS61134838A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835679A (en) * | 1985-01-24 | 1989-05-30 | Hitachi, Ltd. | Microprogram control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3979726A (en) | Apparatus for selectively clearing a cache store in a processor having segmentation and paging | |
| CA1109967A (en) | Expandable microprogram memory | |
| US4520439A (en) | Variable field partial write data merge | |
| EP0042000B1 (en) | Cache memory in which the data block size is variable | |
| US5870576A (en) | Method and apparatus for storing and expanding variable-length program instructions upon detection of a miss condition within an instruction cache containing pointers to compressed instructions for wide instruction word processor architectures | |
| US3328768A (en) | Storage protection systems | |
| US4382278A (en) | Hierarchial memory system with microcommand memory and pointer register mapping virtual CPU registers in workspace cache #4 and main memory cache | |
| JPS624745B2 (ja) | ||
| US4204252A (en) | Writeable control store for use in a data processing system | |
| US4241396A (en) | Tagged pointer handling apparatus | |
| US4070703A (en) | Control store organization in a microprogrammed data processing system | |
| US4349875A (en) | Buffer storage control apparatus | |
| US3982231A (en) | Prefixing in a multiprocessing system | |
| US4805092A (en) | Electronic circuit for extending the addressing capacity of a processor | |
| US5390311A (en) | Method and apparatus for accessing microcoded instructions in a computer system | |
| KR19990037572A (ko) | 뱅크 어드레스 값을 공급하는 다중 소스를 구비하는 프로세서구조 설계 및 그 설계방법 | |
| US4812971A (en) | Central processing unit for a digital computer | |
| GB1494750A (en) | Data processing system with hash instruction | |
| US4445191A (en) | Data word handling enhancement in a page oriented named-data hierarchical memory system | |
| US4893235A (en) | Central processing unit for a digital computer | |
| JPS61134838A (ja) | マイクロプログラム制御方式 | |
| US5113508A (en) | Data cache initialization | |
| US5390358A (en) | Arithmetic unit that requires only one byte instructions | |
| KR870000641A (ko) | 명령열내에 데이타를 매입하기 위한 방법 | |
| JPS60207935A (ja) | イリ−ガル命令検出方式 |