JPS6113379A - Image processor - Google Patents
Image processorInfo
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- JPS6113379A JPS6113379A JP59134029A JP13402984A JPS6113379A JP S6113379 A JPS6113379 A JP S6113379A JP 59134029 A JP59134029 A JP 59134029A JP 13402984 A JP13402984 A JP 13402984A JP S6113379 A JPS6113379 A JP S6113379A
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像処理装置、特に例えばテレビパビデオ装
置等における動画像の実時間処理を行なう画像処理装置
において、画像処理における基本演算を行なう複数のハ
ードウェア・モジュールと該各モジュール相互間の任意
の組合わせを可能とするネットワーク回路とをそなえ、
所望する画像処理内容に対応して上記ネットワーク回路
を制御すること′によって、複雑な画像処理をパイプラ
イン方式でもって高速に処理することができるようにす
る画像処理装置に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is an image processing device, particularly an image processing device that performs real-time processing of moving images in a TV/video device, etc., for performing basic calculations in image processing. Equipped with a plurality of hardware modules and a network circuit that enables arbitrary combinations between the respective modules,
The present invention relates to an image processing apparatus that can perform complex image processing at high speed in a pipeline system by controlling the network circuit in accordance with desired image processing content.
〔従来の技術と解決しようとする問題点〕従来、例えば
テレビ・カメラ等による動画像情報に対して複雑な画像
処理を行なうことができる画像処理装置は存在していな
かった。即ち、上記の如き動画像情報に対して画像処理
を行なう従来の画像処理装置においては、処理内容が固
定されており、当該処理内容を自由に定義できるもので
はなかった。[Prior Art and Problems to be Solved] Conventionally, there has been no image processing apparatus capable of performing complex image processing on moving image information from, for example, a television or camera. That is, in conventional image processing apparatuses that perform image processing on moving image information as described above, the processing contents are fixed, and the processing contents cannot be freely defined.
〔問題点を解決するための目的と手段〕本発明は、上記
の如き問題点を解決することを目的とし、複雑な画像処
理をパイプライン方式でもって高速に処理することを可
能ならしめる画像処理装置を提供することを目的として
いる。そのため、本発明の画像処理装置は、入力される
画像信号に対してＡ／Ｄ変換を行なうＡ／Ｄ変換部と、
該Ａ／Ｄ変換部によってＡ／Ｄ変換された画像信号に対
する画像処理を行なう画像処理部と、該画像処理部によ
って画像処理がなされた画像信号に対してＤ／Ａ変換を
行なって出力するＤ／Ａ変換部とを少なくともそなえた
画像処理装置において、１つまたは複数個の画像メモリ
と１つまたは複数個の遅延回路部とをもうけかつ上記画
像処理部は予め定められた画像処理を行なう複数個の画
像処理演算部によって構成されると共に、上記Ａ／Ｄ変
換部、Ｄ／Ａ変換部、画像メモリ、遅延回路部、および
画像処理演算部相互間の任意の組合わせを可能とするネ
ットワーク回路および該ネットワーク回路を制御するネ
ットワーク制御部をそなえ、画像処理内容に対応して上
記ネットワーク制御部が上記ネットワーク回路を制御す
ることによりパイプライン方式の画像処理を行なうよう
にすることを特徴としている。[Objects and Means for Solving the Problems] The present invention aims to solve the above-mentioned problems, and provides image processing that enables complex image processing to be performed at high speed using a pipeline method. The purpose is to provide equipment. Therefore, the image processing device of the present invention includes an A/D conversion section that performs A/D conversion on an input image signal;
an image processing section that performs image processing on the image signal that has been A/D converted by the A/D conversion section; and a D that performs D/A conversion on the image signal that has been image processed by the image processing section and outputs the result. /A conversion section, the image processing device includes one or more image memories and one or more delay circuit sections, and the image processing section performs predetermined image processing. A network circuit constituted by two image processing calculation units, and which enables arbitrary combinations among the A/D conversion unit, D/A conversion unit, image memory, delay circuit unit, and image processing calculation units. and a network control unit that controls the network circuit, and the network control unit controls the network circuit in accordance with the content of image processing, thereby performing pipeline image processing.
以下、図面を参照しつつ本発明の実施例を詳細に説明す
る。Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の基本概念を説明するための説明図、第
２図は本発明におけるネットワーク回路の一実施例構成
図、第３図は本発明における画像処理の一実施例説明図
、第４図は本発明における画像処理の他の一実施例説明
図を示す。FIG. 1 is an explanatory diagram for explaining the basic concept of the present invention, FIG. 2 is a configuration diagram of an embodiment of a network circuit in the present invention, FIG. 3 is an explanatory diagram of an embodiment of image processing in the present invention, FIG. 4 shows an explanatory diagram of another embodiment of image processing according to the present invention.
図中の符号工ないし６はプロセッシング・モジュール（
ＰＭ）即ち画像処理における基本演算をフレーム単位で
もって行なうハードウェア・モジュールであって、＃Ｉ
ＰＭはＡ／Ｄ変換モジュール１、＃２ＰＭおよび＃３Ｐ
Ｍは空間フィルタ・モジュール２および３．９４ＰＭは
画素間演算モジュール４、＃５ＰＭは濃度変換モジュー
ル５．１６ＰＭはＤ／Ａ変換モジュール６を表わす。ま
た、フないし１０はイメージ・メモリ（ＩＭ）即ち処理
対象の１フレ一ム分の画像情報を格納或はバッファリン
グするもの、１１および１２はディレィ・モジュール即
ち上記プロセッシング・モジュール１（＃ＩＰＭ）ない
し６（＃６ＰＭ）における画像情報の遅れを吸収するも
の、１３はネットワーク回路を表わす。Symbols 6 to 6 in the figure are processing modules (
PM), that is, a hardware module that performs basic operations in image processing in frame units; #I
PM is A/D conversion module 1, #2PM and #3P
M represents the spatial filter module 2, 3.94PM represents the inter-pixel calculation module 4, #5PM represents the density conversion module 5. 16PM represents the D/A conversion module 6. Further, 11 and 12 are image memories (IM), which store or buffer image information for one frame to be processed, and 11 and 12 are delay modules, which are the processing module 1 (#IPM) mentioned above. 13 represents a network circuit that absorbs the delay of image information at #6 PM.
先づ、本発明の基本概念を第１図に関連して説明する。First, the basic concept of the present invention will be explained with reference to FIG.
本発明の画像処理装置は、第１図１図示されている如く
、上記プロセッシング・モジュール１（＃ＩＰＭ）ない
し６ （＃６ＰＭ） 、イメージ・メモリ７（＃ＩＩＭ
）ないし１０（６４１Ｍ）、ディレィ・モジュール１１
（６１０Ｍ）および１２（＃２ＤＭ）相互間がネットワ
ーク回路１３によって結合されて構成されている。そし
て、所望する画像処理の内容に対応して図示省略したネ
ットワーク制御部により上記ネットワーク回路１３を制
御することによって、パイプライン方式の画像処理が行
なわれるため、複雑な画像処理でも高速に処理すること
ができる。即ち、Ａ／Ｄ変換処理を行なうプロセッシン
グ・モジュール１ （＃ＩＰＭ）とＤ／Ａ変換処理を行
なうプロセッシング・−モジュール６（９６ＰＭ）との
間に、上記プロセッシング２ （６２ＰＭ）ないし５（
＃５ＰＭ）、イメージ・メモリ７（＃ＩＩＭ）ないし１
０（＃４ｒＭ）、ディレィ・モジュール１１（６１０Ｍ
）および１２（＃２ＤＭ）のうち、上記画像処理内容に
対応して選択されたものを直列または並列に結合させて
画像処理を行なう。The image processing device of the present invention, as shown in FIG.
) to 10 (641M), delay module 11
(610M) and 12 (#2DM) are connected by a network circuit 13. Pipeline image processing is performed by controlling the network circuit 13 by a network control unit (not shown) in accordance with the desired image processing content, so even complex image processing can be processed at high speed. I can do it. That is, between the processing module 1 (#IPM) that performs A/D conversion processing and the processing module 6 (96PM) that performs D/A conversion processing, the processing modules 2 (62PM) to 5 (
#5PM), image memory 7 (#IIM) to 1
0 (#4rM), delay module 11 (610M
) and 12 (#2DM), those selected according to the above-mentioned image processing content are combined in series or parallel to perform image processing.
次に、本発明における上記ネットワーク回路１３を第２
図図示実施例に関連して具体的に説明する。本発明にお
けるネットワーク回路１３は、第２図に図示されている
如く、複数の入力端子（■＃０、■＃１、・・・）と出
力端子（０＃０．０ｔｌｌ、・・・）とをそなえ、該各
入力端子と各出力端子との間がネットワークによって結
合可能（図示省略したネットワーク制御部によって制御
される）となるように構成されている。そして、上記入
力端子（Ｉ＃０、Ｉ＃ｌ、・・・）と出力端子（０＃０
．０＃１、・・・）との間に前述したプロセッシング・
モジュール１（＃ＩＰＭ）ないしディレィ・モジュール
１２（１２０Ｍ）が接続されている。従って、当該プロ
セッシング・モジュール１ないしディレィ・モジュール
１２の個数によって、上記ネットワーク回路１３におけ
る入出力端子数が定められる（第２図図示実施例におい
ては、上記モジュール数が１２個、上記入出力端子数が
夫々１５個）。そして、上記ネットワーク回路１３によ
る結合方式は片方向結合であるため、例えば第２図図示
実施例においては、４×１５ビツトの制御信号でもって
、任意の組合わせを選択することができる。Next, the network circuit 13 according to the present invention is
This will be explained in detail with reference to the illustrated embodiment. As shown in FIG. 2, the network circuit 13 according to the present invention has a plurality of input terminals (■#0, ■#1, . . . ) and output terminals (0#0.0tll, . . . ). The input terminal and each output terminal are configured to be connectable via a network (controlled by a network control unit, not shown). Then, the input terminals (I#0, I#l,...) and the output terminals (0#0
．． 0#1,...), the above-mentioned processing
Module 1 (#IPM) to delay module 12 (120M) are connected. Therefore, the number of input/output terminals in the network circuit 13 is determined by the number of processing modules 1 to delay modules 12 (in the embodiment shown in FIG. 2, the number of modules is 12, and the number of input/output terminals is 12). (15 pieces each). Since the coupling method by the network circuit 13 is unidirectional coupling, for example, in the embodiment shown in FIG. 2, any combination can be selected using a 4.times.15 bit control signal.
以下、第３図および第４図図示画像処理実施例を参照し
て、本発明の画像処理を具体的に説明する。Hereinafter, the image processing of the present invention will be specifically explained with reference to the image processing embodiments shown in FIGS. 3 and 4.
第３図図示実施例は、フレーム間差分の画像処理に関す
るものである。当該画像処理は、フレーム単位でもって
順次入力される画素の変化を検出するものであって、こ
の場合のネットワーク結合状態が第３図（Ａ＞に図示さ
れている。該ネットワーク結合状態を第２図を参照して
具体的に説明すると、ネットワーク回路１３において、
入力端子■、＃０と出力端子ｏ＃８、入力端子Ｉ＃１と
出力端子Ｏ＃５、入力端子Ｉ＃８と出力端子Ｏ＃４、入
力端子■＃４と出力端子０＃７との夫々が結合されてい
る。そして、第３図（Ｂ）は、第３図（Ａ）図示ネット
ワーク結合状態のもとで行なわれる画像処理の動作シー
ケンスを示している。即ち、先づ例えばテレビ・カメラ
からプロセッシング・モジュール１ （以下＃ＩＰＭ１
と呼ぶ）に対して、第３図（Ｂ）入力フレームｆｉ＋３
、ｎ＋２、ｎ＋１、ｎによって図示されている如くフレ
ーム単位で順次入力される画像情報は、上記＃ＩＰＭ１
においてＡ／Ｄ変換が行なわれる。該Ａ／Ｄ変＃！後の
デジタル画像情報は、プロセッシング４ （以下＃４Ｐ
Ｍ４と呼ぶ）とイメージ・メモリ７（以下＃１１Ｍ７と
呼ぶ）とに転送される。そして、該＃１１Ｍ７に転送さ
れたデジタル画像情報は、１フレーム遅れて上記＃４Ｐ
Ｍ４に転送される。従って、８亥９４ＰＭ４には例えば
（ｎ）フレーム目のデジタル画像情報（ｎ）と該デジタ
ル画像情報ｎの次のフレームのデジタル画像情Ｑ（ｎ、
−１）とが同期して入力される。そして、当該＃４ＰＭ
４において、上記デジタル画像情報（ｎ）と（ｎ−１）
との差を検出する画素間演算が行なわれる。The embodiment shown in FIG. 3 relates to image processing of inter-frame differences. The image processing detects changes in pixels that are sequentially input in frame units, and the network connection state in this case is illustrated in FIG. 3 (A>). To explain specifically with reference to the figure, in the network circuit 13,
Input terminal ■, #0 and output terminal o#8, input terminal I#1 and output terminal O#5, input terminal I#8 and output terminal O#4, input terminal ■#4 and output terminal 0#7 Each is connected. FIG. 3(B) shows an operation sequence of image processing performed under the network connection state shown in FIG. 3(A). That is, first, for example, from the television camera to the processing module 1 (hereinafter #IPM1
3(B) input frame fi+3
, n+2, n+1, and n, which are sequentially input in frame units, are #IPM1 mentioned above.
A/D conversion is performed at. The A/D weird #! The subsequent digital image information is processed by Processing 4 (hereinafter #4P).
M4) and image memory 7 (hereinafter referred to as #11M7). Then, the digital image information transferred to the #11M7 is transferred to the #4P with a one frame delay.
Transferred to M4. Therefore, for example, the digital image information (n) of the (n)th frame and the digital image information Q (n,
-1) are input synchronously. And the said #4PM
4, the digital image information (n) and (n-1)
An inter-pixel calculation is performed to detect the difference between the two pixels.
該＃ ４ Ｐ Ｍ ４における演算結果はプロセッシン
グ・モジュール６（以下９６ＰＭ６と呼ぶ）においてＤ
／Ａ変換が行なわれて、当ＡＮ ＃ ６ Ｐ Ｍ ５か
ら出力される。この間の動作シーケンスが第３図（Ｂ）
に図示されている。即ち、第３図（Ｂ）に図示されてい
る如く、当該フレーム間差分の画像処理においては、４
フレーム遅れでもってパイプライン方式の処理（実時間
処理）が行なわれる。The calculation result in #4PM4 is processed by processing module 6 (hereinafter referred to as 96PM6).
/A conversion is performed and output from this AN #6 PM5. The operation sequence during this time is shown in Figure 3 (B).
Illustrated in. That is, as shown in FIG. 3(B), in the image processing of the inter-frame difference, 4
Pipeline processing (real-time processing) is performed with a frame delay.
以上、第３図を参照して説明した本発明の画像処理の一
実施例によって、本発明の画像処理装置の理解は容易で
あるものと信じるが、更に理解を深めるために、第４図
を参照して本発明における画像処理に関する他の一実施
例を説明する。It is believed that the image processing apparatus of the present invention can be easily understood through the embodiment of the image processing of the present invention described above with reference to FIG. 3. However, for further understanding, FIG. Another embodiment of image processing in the present invention will be described with reference to the drawings.
第４図図示実施例は、ソベルオペレータによるエツジ検
出画像処理に関するものである。当該画像処理は、
即ち、Ｘ方向の１次微分とＸ方向の１次微分とを夫々２
乗したものを加算して平方根を求める演算を行なうこと
によって、画像のエツジを検出するものであって、この
場合のネットワーク結合状態が第４図（Ａ）に図示され
ている。該ネットワーク結合状態を第２図を参照して説
明すると、ネットワーク回路１３において、入力端子Ｉ
＃０と出力端子０＃２、入力端子■＃１と出力端子０＃
３、入力端子Ｉ＃２と出力端子Ｏ＃４、入力端子Ｉ＃３
と出力端子Ｏ＃５、入力端子Ｉ＃４と出力端子Ｏ＃７と
が夫々結合されている。そして、第４図（Ｂ）は、第４
図（Ａ）図示ネットワーク結合状態のもとで行なわれる
画像処理の動作シーケンスを示している。即ち、先づ前
述した第３図図示実施例と同様にして＃ＩＰＭ１におい
てＡ／Ｄ変換が行なわれる。そして、９２ＰＭ１におい
て上記（Δｘ）２の演算、９３ＰＭ３において上記（Δ
ｙ）ｚの演算が行なわれて、該各演算結果が同期して９
４ＰＭ４に転送される。該６４ＰＭ４においては上記
（Δｘ）”＋（Δｙ）″の演算が行なわれて、当該演算
結果は１６ＰＭ６に転送されてＤ／Ａ変換を行なわれ、
当該＃６ＰＭ６から出力される。この間の動作シーケン
スは第４図（Ｂ）に図示されている通りである。即ち、
第４図（Ｂ）に図示されている如く、当該ソベルオペレ
ータによるエツジ検出画像処理においては、４フレーム
遅れでもってパイプライン方式の処理（実時間処理）が
行なわれる。The embodiment shown in FIG. 4 relates to edge detection image processing by a Sobel operator. In this image processing, the first-order differential in the X direction and the first-order differential in the X direction are each
The edges of the image are detected by performing an operation of adding the multiplied products and calculating the square root, and the network connection state in this case is illustrated in FIG. 4(A). The network connection state will be explained with reference to FIG. 2. In the network circuit 13, the input terminal I
#0 and output terminal 0#2, input terminal ■#1 and output terminal 0#
3. Input terminal I#2, output terminal O#4, input terminal I#3
and output terminal O#5, and input terminal I#4 and output terminal O#7 are coupled, respectively. FIG. 4(B) shows the fourth
Figure (A) shows an operation sequence of image processing performed under the illustrated network connection state. That is, A/D conversion is performed in #IPM1 in the same manner as in the embodiment shown in FIG. 3 described above. Then, at 92PM1, the above (Δx)2 is calculated, and at 93PM3, the above (Δx)2 is calculated.
The calculation of y)z is performed, and the results of each calculation are synchronized to 9.
Transferred to 4PM4. At 64PM4, the above
The calculation of (Δx)"+(Δy)" is performed, and the calculation result is transferred to 16PM6 to perform D/A conversion,
It is output from the #6PM6. The operation sequence during this time is as shown in FIG. 4(B). That is,
As shown in FIG. 4(B), in edge detection image processing by the Sobel operator, pipeline processing (real-time processing) is performed with a delay of four frames.
以上、第３図および第４図に関連して本発明の画像処理
態様について説明したが、所望する他の画像処理も同様
に行なうことができることは言うまでもない。Although the image processing aspect of the present invention has been described above with reference to FIGS. 3 and 4, it goes without saying that other desired image processing can be performed in the same manner.
以上説明した如く、本発明によれば、１フレ一ム実時間
処理可能な画像処理基本モジュールを複数個任意に結合
しパイプライン処理ができやため、従来実現されていな
かった動画に対する複雑な画像処理を簡単かつ高速に行
なうことができる。As explained above, according to the present invention, it is possible to arbitrarily combine a plurality of image processing basic modules capable of real-time processing of one frame to perform pipeline processing, so that it is possible to perform complex image processing for moving images, which has not been realized in the past. Processing can be performed easily and quickly.
第１図は本発明の基本概念を説明するための説明図、第
２図は本発明におけるネットワーク回路の一実施例構成
図、第３図は本発明における画像、処理の一実施例説明
図、第４図は本発明における画像処理の他の一実施例説
明図を示す。
図中、工ないし６はプロセッシング・モジュール、フな
いし１０はイメージ・メモリ、１１および１２はディレ
ィ・モジュール、１３はネットワーク回路を表わす。FIG. 1 is an explanatory diagram for explaining the basic concept of the present invention, FIG. 2 is a configuration diagram of an embodiment of a network circuit in the present invention, and FIG. 3 is an explanatory diagram of an embodiment of image processing in the present invention. FIG. 4 shows an explanatory diagram of another embodiment of image processing according to the present invention. In the figure, numerals 1 to 6 represent processing modules, 1 to 10 image memories, 11 and 12 delay modules, and 13 a network circuit.
Claims (1)
Ｄ変換部と、該Ａ／Ｄ変換部によってＡ／Ｄ変換された
画像信号に対する画像処理を行なう画像処理部と、該画
像処理部によって画像処理がなされた画像信号に対して
Ｄ／Ａ変換を行なって出力するＤ／Ａ変換部とを少なく
ともそなえた画像処理装置において、１つまたは複数個
の画像メモリと１つまたは複数個の遅延回路部とをもう
けかつ上記画像処理部は予め定められた画像処理を行な
う複数個の画像処理演算部によって構成されると共に、
上記Ａ／Ｄ変換部、Ｄ／Ａ変換部、画像メモリ、遅延回
路部、および画像処理演算部相互間の任意の組合わせを
可能とするネットワーク回路および該ネットワーク回路
を制御するネットワーク制御部をそなえ、画像処理内容
に対応して上記ネットワーク制御部が上記ネットワーク
回路を制御することによりパイプライン方式の画像処理
を行なうようにすることを特徴とする画像処理装置。An A/D converter that performs A/D conversion on input image signals.
a D converter, an image processor that performs image processing on the image signal A/D converted by the A/D converter, and a D/A converter that performs D/A conversion on the image signal image processed by the image processor. An image processing device comprising at least a D/A conversion section for performing and outputting data, the image processing device having one or more image memories and one or more delay circuit sections, and in which the image processing section has a predetermined D/A conversion section. It is composed of a plurality of image processing calculation units that perform image processing, and
A network circuit that enables arbitrary combinations among the A/D conversion section, D/A conversion section, image memory, delay circuit section, and image processing operation section, and a network control section that controls the network circuit. An image processing apparatus, characterized in that the network control section controls the network circuit in accordance with image processing content to perform pipeline image processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134029A JPS6113379A (en) | 1984-06-28 | 1984-06-28 | Image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134029A JPS6113379A (en) | 1984-06-28 | 1984-06-28 | Image processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6113379A true JPS6113379A (en) | 1986-01-21 |
| JPH0414390B2 JPH0414390B2 (en) | 1992-03-12 |
Family
ID=15118709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134029A Granted JPS6113379A (en) | 1984-06-28 | 1984-06-28 | Image processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113379A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147258A (en) * | 1986-11-14 | 1988-06-20 | ザ・トラスティーズ・オブ・プリンストン・ユニバーシティー | Multi-node reconstructible pipeline computer |
| JPH01145778A (en) * | 1987-09-03 | 1989-06-07 | Minnesota Mining & Mfg Co <3M> | Image processor having pipeline bus of free flow |
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-
1984
- 1984-06-28 JP JP59134029A patent/JPS6113379A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414390B2 (en) | 1992-03-12 |
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