JPS61133655A - Mos type semiconductor integrated circuit device - Google Patents
Mos type semiconductor integrated circuit deviceInfo
- Publication number
- JPS61133655A JPS61133655A JP59255942A JP25594284A JPS61133655A JP S61133655 A JPS61133655 A JP S61133655A JP 59255942 A JP59255942 A JP 59255942A JP 25594284 A JP25594284 A JP 25594284A JP S61133655 A JPS61133655 A JP S61133655A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- transistor
- film
- gate
- external circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000005611 electricity Effects 0.000 claims abstract description 26
- 230000003068 static effect Effects 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 241000282994 Cervidae Species 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 101100481404 Danio rerio tie1 gene Proteins 0.000 description 1
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
- 101100481406 Mus musculus Tie1 gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳ）ランジスタで構成されたＭＯＳ形半
導体集積回路装置（以下「ＭＯＳ−ＩＯＪと略称する）
に関するものである。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to a MOS type semiconductor integrated circuit device (hereinafter abbreviated as "MOS-IOJ") composed of MOS transistors.
It is related to.
最近、ＭＯＳ−ＩＣでは、微細加工技術の進展に伴い、
高集積化のためにＭＯＳ）ランジスタの微細化が進めら
れているが、この微細化によってＭＯＳ）ランジスタに
ショートチャネル効果などの悪影響が生じ、このような
悪影響を抑制するためにＭＯＳトランジスタのゲート絶
縁膜の膜厚を薄くする必要がある。しかし、ゲート絶縁
膜の膜厚を薄くすルト、ゲート絶縁膜が静電気によるサ
ージ電圧によって絶縁破壊するモードが製造工程や市場
で多発し、その対策にＭＯＳ−１：Ｏのメーカおよびユ
ーザーはともに真剣に取り組んでいる。Recently, with the progress of microfabrication technology in MOS-IC,
The miniaturization of MOS transistors is progressing in order to achieve higher integration, but this miniaturization causes adverse effects such as short channel effects on MOS transistors, and to suppress such adverse effects, gate insulation of MOS transistors is required. It is necessary to reduce the thickness of the film. However, as the thickness of the gate insulating film is reduced, a mode in which the gate insulating film breaks down due to surge voltage due to static electricity occurs frequently in the manufacturing process and in the market, and both MOS-1:O manufacturers and users are serious about countermeasures. We are working on this.
その対策の主なるものとして、次の項目が挙げられる。The following items are listed as the main measures.
（イ）、ＭＯＳ−４０において外部回路から信号が入力
される信号入力部を保護する入力保護回路部の静電気に
対する特性の向上を図る。(a) In the MOS-40, the characteristics against static electricity of an input protection circuit section that protects a signal input section into which a signal is inputted from an external circuit are improved.
（ロ）、ＭＯＳ−ＩＣの製造工程における静電気の発生
を防止する。(b) Preventing the generation of static electricity during the MOS-IC manufacturing process.
（ハ）、ＭＯＳ−ＩＣ使用機器の組み立て工程における
静電気の発生を防止する０
に）、ＭＯＳ−ＩＯ使用機器自身の静電気の発生を防止
する。(c) Preventing the generation of static electricity in the assembly process of devices using MOS-IC.0) Preventing the generation of static electricity in devices using MOS-IO themselves.
しかし、ＭＯＳ−ＩＣのメーカーとしては、静電気に対
する対策はＭＯＳ−工（３自身による対策が第１に優先
されるべきであり、主に入力保護回路部の改善に取り組
んできた。However, as a MOS-IC manufacturer, the first priority should be given to countermeasures against static electricity by the MOS-IC (MOS-IC) itself, and we have mainly worked on improving the input protection circuit section.
第２図（→および（９）はそれぞれ従来のＭＯＳ −Ｉ
Ｏにおける入力保護回路部と信号入力部と信号入力部
に接続されたＭＯＳ）ランジスタとを示す部分断面図お
よび等価回路図である０
図において、（１）はｐ形半導体基板、（２）はｐ形半
導体基板（１）の主面部の一部に形成されたｎ形拡散抵
抗層、（３）はｎ形拡散抵抗層（２）の左側の端部に接
続され外部回路からの信号が入力される入力端子、’（
４ａ’）および（４ｂ）はｐ形半導体基板（１）の主面
部のｎ形拡散抵抗層（２）の右外側の部分に互いの間に
間隔をおいて設けられたｎ形のソース・ドレイン領域で
、ソース・ドレイン領域（４ａ）はｎ形拡散抵抗層（２
）の右側の端部に接続されソース・ドレイン領域（４ｂ
）は接地配線に接続されている。（５）は酸化シＩＪ
コン（Ｓ１０□）膜からなシソース・ドレイン領域（４
ａ）の表面の右側の端部上からｐ形半導体基板（１）の
主面のソース・ドレイン領域（４ａ）、（４ｂ）の間の
部分上を通ってソース・ドレイン領域（４１））の表面
の左側の端部上にわたって形成されたゲート５１０２膜
１（６）は多結晶シリコンなどからなりゲート５１ｏ２
膜（５）の表面上にこれと重なり合うように設けられ接
地配線に接続されたゲート電極、（７）はｐ形半導体基
板（１）とソース・ドレイン領域（４ａ ） ＋ （４
ｂ ）とゲ−） ８１０２膜（５）とゲート電極（６）
とからなるＭＯＳ）ランジスタ、（Ｄはｎ形拡散抵抗層
（２）およびＭＯＳ）ランジスタ（７）で構成された入
力保護回路部である。Figure 2 (→ and (9) are respectively conventional MOS-I
In the figure, (1) is a p-type semiconductor substrate, and (2) is a p-type semiconductor substrate. The n-type diffused resistance layer (3) formed on a part of the main surface of the p-type semiconductor substrate (1) is connected to the left end of the n-type diffused resistance layer (2) and receives signals from an external circuit. input terminal, '(
4a') and (4b) are n-type sources and drains provided at the right outer part of the n-type diffused resistance layer (2) on the main surface of the p-type semiconductor substrate (1) with a space between them. In the source/drain region (4a), the n-type diffused resistance layer (2
) is connected to the right end of the source/drain region (4b
) is connected to the ground wire. (5) is oxidized IJ
The source and drain regions (4
a) from above the right end of the surface of the p-type semiconductor substrate (1), passing over the part between the source/drain regions (4a) and (4b) of the source/drain region (41)). The gate 5102 film 1 (6) formed over the left end of the surface is made of polycrystalline silicon, etc.
A gate electrode is provided on the surface of the film (5) so as to overlap it and connected to the ground wiring, and (7) is a gate electrode that is connected to the p-type semiconductor substrate (1) and the source/drain region (4a) + (4).
b) and Ge-) 8102 membrane (5) and gate electrode (6)
(D is an n-type diffused resistance layer (2) and a MOS) transistor (7).
（８ａ）および（８℃）はｐ形半導体基板（１）の主面
部のＭＯＳ）ランジスタ（７）の右外側の部分忙互いの
間に間隔をおいて設けられたｎ形のソース・ドレイン領
域で、ソース・ドレイン領域（８ａ）は接地配線に接続
され、ソース・ドレイン領域（８ｂ）は内部回路部の図
示しない部分φ、に接続されている。（９）はＳ１０□
膜からなりソース・ドレイン領域（８ａ）の表面の右側
の端部上からｐ形半導体基板（１）の主面のソース−ド
レイン領域（８ａ）、（ｓｂ）の間の部分上を通ってソ
ース・ドレイン領域（８ｂ）の表面の左側の端部上にわ
たって形成されたゲートＳ１０□膜、ＯＩは多結晶シリ
コンなどからなシゲー）Ｓｉｎ２膜（９）の表面上□に
これと重なね合うように設けられｎ形拡散抵抗層（２）
の右側の端部に接続され外部回路からの信号が入力端子
（３）およびｎ形拡散抵抗層（２）を通して入力される
ゲート電［、（１１）はｐ形半導体基板（１）とソース
・ドレイン領域（８ａ）、（８ｂ）とゲートＳ１０□膜
（９）とゲート電極α〔とからなり信号入力部を構成す
るＭＯＳ）ランジスタ、（１２ａ）および（１ｓｂ）は
ｐ形半導体基板（１）の主面部のＭＯＳ）ランジスタＣ
Ｌηの右外側の部分に互いの間に間隔をおいて設けられ
たｎ形ノソース・ドレイン領域で、ソース・ドレイン領
域（１２ａ）はソース・ドレイン領域（８ｂ）と内部回
路部の部分φ１とに接続され、ソース・ドレイン領域（
１２ｂ）は”ＤＤ配線に接続されている。（至）は８１
０□膜から表すソースΦドレイン領域（１２ａ）の表面
の右側の端部上からｐ形半導体基板（１）の主面のソー
ス・ドレイン領域（１２ａ）、（１２ｂ）の間の部分上
を通ってソース・ドレイン領域（１ｚｂ）の表面の左側
の端部上にわたって形成されたグー） ８１０□膜、（
１４１は多結晶シリコンなどからなりゲート８１０□膜
０３の表面上にこれと重なシ合うように設けられ内部回
路部の図示しない部分φ２に接続されたゲート電極、Ｏ
υはｐ形半導体基板（１）とソース・ドレイン領域（１
２ａ）、（１２ｂ）とゲートＳ１０□膜α騰とゲート電
極０４と −から力り信号入力部構成用ＭＯＳ）ランジ
スタＯｐに接続されたＭＯＳ）ランジスタである。なお
、この従来例のＭＯＳ−ＩＯでは、ＭＯＳ−ＩＣを構成
する全てのＭＯＳ）ランジスタのゲートＳｉＯ３膜は、
同一製造工程で形成されるので、それぞれの膜厚が同一
である０
上述の入力保護回路部（１）は、入力端子（３）に印加
される静電気によるサージ電圧を、ｎ形拡散抵抗層（２
）とｐ形半導体基板（１）との間に形成されるｐｎ接合
のブレークダウンによるｐ形半導体基板（１）への放電
とＭｏ８）ランジスタ（７）のソース拳ドレイン領域（
４ａ） 、 （４１））の間のパンチスルーによる接地
配線への放電とによって、低下させてＭＯＳトランジス
タ（７）のゲートＳ１０□膜（５）およびＭｏ８）ラン
ジスタ０１）のグー） ＳｉＯ□膜（９）の絶縁破壊を
防止するものである〇
〔発明が解決しようとする問題点〕
このような従来例のＭｏ８−ＩＣでは、Ｍｏ８−ＩＯを
構成する全てのＭｏ８）ランジスタのゲートＳ１０□膜
の膜厚が同一であるので、例えば全てのグー）８１０□
膜の膜厚を外部からの静電気によるサージ電圧に耐え得
る８００人程鹿の厚さにする場合には、外部からの静電
気によるサージ電圧が入力端子（３）およびｎ形拡散抵
抗層（２）を通して印加されるλ（Ｏ８）ランジスタ（
７）のゲートＳ１０□膜（５）およびＭｏ８ ）ランジ
スタαηのゲートＳ１０□膜（９）の膜厚が８００人程
鹿の厚さになる。従って、ゲート８１０２膜（５） 、
（９）の静電気によるサージ電圧に対する耐圧の向上
を図ることができるが、Ｍｏ８ ）ランジスタ（ＩＦ９
を含む内部回路部構成用のＭｏ８）ランジスタの微細化
による高密度集積化および高性能化を図ることが容易で
はない。(8a) and (8°C) are the right outer part of the MOS transistor (7) on the main surface of the p-type semiconductor substrate (1). The source/drain region (8a) is connected to a ground wiring, and the source/drain region (8b) is connected to an unillustrated portion φ of the internal circuit section. (9) is S10□
The source is made of a film and passes from the right end of the surface of the source/drain region (8a) to the part between the source/drain regions (8a) and (sb) on the main surface of the p-type semiconductor substrate (1).・The gate S10 □ film formed over the left end of the surface of the drain region (8b), OI is made of polycrystalline silicon, etc.) is formed on the surface □ of the Sin2 film (9) so as to overlap with this. n-type diffused resistance layer (2) provided in
The gate electrode [, (11) is connected to the right end of the p-type semiconductor substrate (1) and the source terminal (11) is connected to the right end of the gate electrode and the signal from the external circuit is inputted through the input terminal (3) and the n-type diffused resistance layer (2). (12a) and (1sb) are p-type semiconductor substrate (1) MOS) transistor C on the main surface of
An n-type source/drain region is provided at the right outer part of Lη with a space between them, and the source/drain region (12a) is connected to the source/drain region (8b) and the internal circuit portion φ1. connected, source/drain region (
12b) is connected to the DD wiring. (to) is 81
From above the right end of the surface of the source Φ drain region (12a) represented by the 0□ film, pass over the part between the source and drain regions (12a) and (12b) on the main surface of the p-type semiconductor substrate (1). 810□ film formed over the left end of the surface of the source/drain region (1zb), (
Reference numeral 141 denotes a gate electrode made of polycrystalline silicon, etc., which is provided on the surface of the gate 810□ film 03 so as to overlap with it, and is connected to a portion φ2 (not shown) of the internal circuit section.
υ is the p-type semiconductor substrate (1) and the source/drain region (1)
2a), (12b), gate S10□ film α, gate electrode 04 and - are MOS) transistors connected to MOS) transistor Op for forming the force signal input section. In addition, in this conventional example of MOS-IO, the gate SiO3 film of all MOS transistors constituting the MOS-IC is as follows:
Since they are formed in the same manufacturing process, the thickness of each film is the same.0 The above-mentioned input protection circuit section (1) protects the surge voltage due to static electricity applied to the input terminal (3) by using the n-type diffused resistance layer ( 2
) and the p-type semiconductor substrate (1) due to the breakdown of the p-type semiconductor substrate (1), and the discharge to the p-type semiconductor substrate (1) due to the breakdown of the p-n junction formed between the
4a) and (41)), the gate S10□ film (5) of the MOS transistor (7) and the goo of the Mo8 transistor 01) SiO□ film ( 9) [Problem to be solved by the invention] In such a conventional Mo8-IC, the gate S10□ film of all Mo8) transistors constituting the Mo8-IO is Since the film thickness is the same, for example, all the goo) 810□
If the thickness of the film is made to be about 800 mm thick enough to withstand surge voltage caused by external static electricity, the surge voltage caused by external static electricity will be applied to the input terminal (3) and the n-type diffused resistance layer (2). λ(O8) transistor (
The gate S10□ film (5) of 7) and the gate S10□ film (9) of Mo8) transistor αη have a thickness of about 800 people. Therefore, the gate 8102 membrane (5),
(9) It is possible to improve the withstand voltage against surge voltage caused by static electricity, but Mo8) transistor (IF9)
It is not easy to achieve high-density integration and high performance by miniaturizing Mo8) transistors for configuring internal circuits including.
一方、例えば全てのグー）Ｓｉｎ２膜の膜厚を３００人
程鹿の厚さにする場合には、ＭｏＳトランジスタ（至）
を含む内部回路部構成用のＭｏ８）ランジスタの微細化
による高密度集積化および高性能化を図ることができる
が、ゲートＳ１０□膜１５） 、 ＋９）の静電気によ
るサージ電圧に対する耐圧が上述の場合の１／３に低下
する。On the other hand, if you want to make the thickness of the Sin2 film about 300 mm thick, for example, the MoS transistor (total)
High density integration and high performance can be achieved by miniaturizing the Mo8) transistor for the internal circuit structure including the internal circuit structure, but if the withstand voltage against the surge voltage due to static electricity of the gate S10□ film 15), +9) is as described above. decreases to 1/3 of that of
要するに、この従来例のＭｏ８−ＩＣでは、外部からの
静電気によるサージ電圧に対する耐圧の向上を図るとと
もに微細化による高密度集積化および高性能化を図るこ
とが容易ではないという問題点があった。In short, this conventional Mo8-IC has the problem that it is not easy to improve the withstand voltage against surge voltages caused by external static electricity, and to achieve higher density integration and higher performance through miniaturization.
この発明は、かかる問題点を解決するためになされたも
ので、外部からの静電気によるサージ電圧に対する耐圧
の向上を図るとともに微細化による高密度集積化および
高性能化を図ることができるＭｏ８−ＩＣを得ることを
目的とする。This invention was made in order to solve these problems, and it is possible to improve the withstand voltage against surge voltage caused by external static electricity, and also to achieve high density integration and high performance through miniaturization. The purpose is to obtain.
この発明に係るＭｏ８−工ｏにおいては、外部回路が接
続される外部回路接続部構成用のＭｏ８ ）ランジスタ
のゲート絶縁膜の膜厚を外部からの静電気によるサージ
電圧に耐え得る厚さにし、外部回路接続部構成用のＭｏ
８ ）ランジスタ以外のＭｏ８ ）ランジスタのゲート
絶縁膜の膜厚を外部回路接続部構成用のＭｏ８）ランジ
スタのゲート絶縁膜の膜厚より薄くして外部回路接続部
構成用のＭｏ８ ）ランジスタ以外の）ノＯ８）ランジ
スタを微細化できるようにしたものである。In the Mo8 device according to the present invention, the thickness of the gate insulating film of the Mo8) transistor for configuring the external circuit connection portion to which the external circuit is connected is made thick enough to withstand surge voltage due to static electricity from the outside. Mo for circuit connection configuration
8) Mo8 for structures other than transistors Mo8) For transistors other than transistors by making the thickness of the gate insulating film of the transistor thinner than the thickness of the gate insulating film for transistors 8) It is possible to miniaturize the transistor.
この発明のＭｏ８−Ｉ（３では、外部回路接続部構成用
のＭｏ８）ランジスタのゲート絶縁膜の膜厚を外部から
の静電気によるサージ電圧に耐え得る厚さにすることに
よって外部からの静電気によるサージ電圧に対する耐圧
の向上る図ることができ、外部回路接続部構成用のＭｏ
８）ランジスタ以外のＭｏ８）ランジスタのゲート絶縁
膜の膜厚を外部回路接続部構成用のＭＯＳトランジスタ
のゲート絶縁膜の膜厚よシ薄くすることによって外部回
路接続部構成用のＭｏ８ ）ランジスタ以外のＭｏ８）
ランジスタを微細化することができる。By making the thickness of the gate insulating film of the Mo8-I (in 3, Mo8 for external circuit connection part configuration) transistor of the present invention thick enough to withstand surge voltage caused by external static electricity, surge voltage caused by external static electricity can be suppressed. It is possible to improve the withstand voltage, and Mo
8) By making the film thickness of the gate insulating film of the Mo8) transistor thinner than that of the gate insulating film of the MOS transistor for configuring the external circuit connection part, Mo8) other than the transistor Mo8)
The transistor can be miniaturized.
第１図はこの発明の一実施例における入力保護回路部と
信号入力部と信号入力部に接続されたＭＯＳトランジス
タとを示す部分断面図である。FIG. 1 is a partial sectional view showing an input protection circuit section, a signal input section, and a MOS transistor connected to the signal input section in an embodiment of the present invention.
図において、第２図の符号と同一符号は同等部分を示す
。（５ａ）は外部からの静電気によるサージ電圧に耐え
得るＢｏｏ人程鹿の膜厚を有しｎ形拡散抵抗層（２）を
通して入力信号が印加される第２図の入力保護回路部（
Ｉ）を構成するＭｏ８ ）ランジスタ（７）のゲートＳ
１０゜膜（５）に対応しこの実施例での外部回路接続部
構成用ＭＯＳ）ランジスタのゲート絶縁膜であるゲート
５１０２膜、（７ａ）はｐ形半導体基板（１）とソース
・ドレイン領域（４ａ ） ｅ （４ｂ ）とゲートＳ
１０□膜（５ａ）とゲート電極（６）とからなシｎ形拡
散抵抗層（２）とともに入力保護回路部（Ｉ）を構成し
この実施例での外部回路接続部構成用ＭＯＳ）ランジス
タであるＭＯＳ ）ランジスタ、（９ａ）は外部からの
静電気によるサージ電圧に耐え得る８００λ程度の膜厚
を有しｎ形拡散抵抗層（２）を通して入力信号が印加さ
れる第２図の信号入力部を構成するＭＯＳ）ランジスタ
０１）のグー） ８１０□膜（９）に対応しこの実施例
での外部回路接続部構成用ＭＯＳ）ランジスタのゲート
絶縁膜であるゲート５１０２膜、（１１ａ）はｐ形半導
体基板（１）とソース・ドレイン領域（ｓａ）、（８ｂ
）とゲート５１ｏ２膜（９ａ）とゲート電極α〔とから
なシ信号入力部を構成しこの実施例での外部回路接続部
構成用ＭＯＳ）ランジスタであるＭＯＳ ）ランジスタ
、（１３ａ）は３００人程鹿の膜厚を有し第２図のＭＯ
Ｓ ）ランジスタ（ト）のゲート５１ｏ２膜へ１に対応
しこの実施例での外部回路接続部構成用ＭＯＳ）ランジ
スタ以外のＭＯＳ ）ラントランスタのゲート絶縁膜で
あるゲート５１０２膜、（１５ａ）はｐ形半導体基板（
１）とソース・ドレイン領域（１２ａ）、（１２ｂ）と
ゲート８１０□膜（１３ａ）とゲート電極Ｑ４とからな
り信号入力部構成用ＭＯＳ）ランジスタ（ｌｌａ）に接
続されこの実施例での外部回路接続部構成用ＭＯＳ）ラ
ンジスタ以外のＭＯＳ ）ランジスタであるＭＯＳ）ラ
ンジスタである。なお、ＭＯＥＩ）ランジスタ（’ｙａ
）、（１１ａ）以外のＭＯＳ ）ランジスタ（１５ａ）
を含む内部回路部を構成するＭＯＳ）ランジスタのグー
）８１０２Ｍの膜厚は３００人程鹿の厚さである０
この実施例のＭＯＳ−ＩＣでは、外部からの静電気によ
るサージ電圧が入力端子（３）およびｎ形拡散抵抗層（
２）を通して印加されるＭＯＳ ）ランジスタ（７ａ）
のグー） ５ｉｎ２膜（５ａ）およびＭＯＳトランジス
タ（ｌｌａ）のゲート５１０２膜（９ａ）の膜厚が８０
０人程鹿の厚さであるので、ゲートＳ１０□膜（９ａ）
、（：Ｈａ）の静電気によるサージ電圧に対する耐圧の
向上を図ることができる。また、ＭＯＳトランジスタ（
１５ａ）を含む内部回路部を構成するＭＯＳ ）ランジ
スタのゲート５１ｏ２膜の膜厚が３００人程鹿の厚さで
あるので、これらのＭＯＳ ）ランジスタを微細化して
高密度集積化および高性能化を図ることができる。In the figure, the same reference numerals as those in FIG. 2 indicate equivalent parts. (5a) has a film thickness as thick as Boo's to withstand surge voltage caused by external static electricity, and the input protection circuit section (5a) shown in FIG.
I) Mo8) Gate S of transistor (7)
The gate 5102 film (7a) corresponds to the 10° film (5) and is the gate insulating film of the transistor (MOS) for configuring the external circuit connection portion in this embodiment. 4a) e (4b) and gate S
The input protection circuit section (I) is configured together with the thin n-type diffused resistance layer (2) consisting of the 10□ film (5a) and the gate electrode (6), and is a MOS transistor for configuring the external circuit connection section in this embodiment. A certain MOS) transistor (9a) has a film thickness of about 800λ that can withstand surge voltage caused by external static electricity, and has a signal input section in Fig. 2 to which an input signal is applied through an n-type diffused resistance layer (2). The gate 5102 film (11a) is a p-type semiconductor, which is the gate insulating film of the MOS) transistor 01), which corresponds to the 810□ film (9), and is the gate insulating film of the MOS transistor in this example. Substrate (1) and source/drain regions (sa), (8b
), the gate 51o2 film (9a), and the gate electrode [alpha] constitutes the signal input section and is a MOS) transistor for configuring the external circuit connection section in this embodiment.) The transistor (13a) is about 300 The MO shown in Figure 2 has the thickness of a deer.
S) MOS for configuring the external circuit connection part in this embodiment, corresponding to 1 to the gate 51o2 film of the transistor (g)) MOS other than the transistor) Gate 5102 film, which is the gate insulating film of the transistor, (15a) is p shaped semiconductor substrate (
1), source/drain regions (12a), (12b), gate 810□ film (13a), and gate electrode Q4, and is connected to the MOS transistor (lla) for configuring the signal input section, and is connected to the external circuit in this embodiment. MOS for connecting part configuration) MOS other than transistor) MOS) which is transistor.) MOS which is transistor. In addition, MOEI) transistor ('ya
), MOS other than (11a) ) transistor (15a)
The film thickness of the MOS transistor 8102M, which constitutes the internal circuit section including ) and n-type diffused resistance layer (
2) MOS applied through) transistor (7a)
The thickness of the 5in2 film (5a) and the gate 5102 film (9a) of the MOS transistor (lla) is 80 mm.
Since the thickness is about 0 deer, gate S10□ membrane (9a)
, (:Ha) can improve the withstand voltage against surge voltage caused by static electricity. In addition, MOS transistor (
Since the thickness of the gate 51o2 film of the MOS transistors, which constitute the internal circuit section including can be achieved.
この実施例では、外部からの静電気によるサージ電圧が
印加される入力保護回路部（【）の構成用ＭＯＳ）ラン
ジスタ（’ｙａ）のゲート８１０□膜（５ａ）および信
号入力部の構成用ＭＯＳ）ランジスタ（１１ａ）のグー
） ＳｉＯ□膜（９ａ）の膜厚のみをＭＯＳ ）ランジ
スタ（１５ａ）を含む内部回路部の構成用ＭＯＳ）ラン
ジスタのゲート５１ｏ２膜の膜厚より厚くする場合につ
いて述べたが、これに限らず、信号出力部などのその他
の外部回路が接続される外部回路接続部の構成用ＭＯＳ
トランジスタのゲート８１０□膜の膜厚をも内部回路部
の構成用ＭＯＳ）ランジスタのゲート阻ｏ２膜の膜厚よ
り厚くする場合には、この実施例の効果より一層よい効
果を得ることができる。In this embodiment, a gate 810□ film (5a) of an input protection circuit section ([) to which a surge voltage due to external static electricity is applied (MOS for configuring) a transistor ('ya) and a MOS for configuring a signal input section) We have described the case where only the film thickness of the SiO□ film (9a) of the transistor (11a) is made thicker than the film thickness of the gate 51o2 film of the MOS transistor (MOS) transistor for configuring the internal circuit section including the transistor (15a). , but not limited to this, MOS for configuring an external circuit connection section to which other external circuits such as a signal output section are connected.
If the thickness of the gate 810□ film of the transistor is also made thicker than the gate barrier O2 film of the transistor (MOS) for constituting the internal circuit section, an even better effect than that of this embodiment can be obtained.
なお、この実施例では、ゲートＳ ｉ Ｏ２膜（５ａ）
、 （９ａ）。Note that in this example, the gate SiO2 film (5a)
, (9a).
（１３ａ）を用いる場合について述べたが、この発明は
これに限らず、ゲート窒化シリコン膜などの他のゲート
絶縁膜を用いる場合にも適用することができる。Although the case where (13a) is used has been described, the present invention is not limited thereto, and can be applied to cases where other gate insulating films such as a gate silicon nitride film are used.
この発明は以上説明したとおり、外部回路が接続される
外部回路接続部構成用ＭＯＳ）ランジスタのゲート絶縁
膜の膜厚を外部回路からの静電気によるサージ電圧に耐
える厚さにし、外部回路接続部構成用ＭＯＳ）ランジス
タ以外のＭＯＳ ）ランジスタのゲート絶縁膜の膜厚を
外部回路接続部構成用ＭＯＳ）ランジスタのゲート絶縁
膜の膜厚より薄くしたので、外部回路接続部構成用ＭＯ
Ｓトランジスタの静電気によるサージ電圧に対する耐圧
の向上を図るとともに、外部回路接続部構成用ＭＯＳ）
ランジスタ以外のＭＯＳ）ランジスタを微細化して高密
度集積化および高性能化を図ることができる効果がある
。As explained above, the present invention has the thickness of the gate insulating film of the MOS transistor (MOS) transistor for configuring the external circuit connection part to which an external circuit is connected to be thick enough to withstand surge voltage due to static electricity from the external circuit, and the external circuit connection part is configured. The thickness of the gate insulating film of the transistor is made thinner than the gate insulating film of the transistor (MOS) for configuring the external circuit connection part.
In addition to improving the withstand voltage of the S transistor against surge voltages caused by static electricity, we also developed a MOS for configuring external circuit connections.
This has the effect of miniaturizing transistors (MOS other than transistors) to achieve higher density integration and higher performance.
ｔＩＥ１図はこの発明の一実施例における入力保護回路
部と信号入力部と信号入力部に接続されたＭＯＳ）ラン
ジスタとを示す部分断面図、第２図（→およびＣＢ）は
それぞれ従来のＭＯＳ−ＩＣにおける入力保護回路部と
信号入力部と信号入力部に接続されたＭＯＳトランジス
タとを示す部分断面図および等価回路図である。
図において、（９ａ）は外部回路接続部構成用ＭＯＳト
ランジスタのゲート絶縁膜（信号入力部構成用ＭＯＳ）
ランジスタのゲートＳ１０□膜）、（ｌｌａ）は外部回
路接続部構成用ＭＯＳ）ランジスタ（信号入力部構成用
ＭＯＳ）ランジスタ’） 、（１３ａ）は外部回路接続
部構成用ＭＯＥ！ ）ランジスタ以外のＭＯＳ）ランジ
スタのゲート絶縁膜（信号入力部に接続されたＭＯＳ
）ランジスタのゲートＳ１０□膜）、（１５ａ）は外部
回路接続部構成用ＭＯＳ）ランジスタ以外のＭＯＳトラ
ンジスタ（信号入力部に接続されたＭＯＳ）ランジスタ
）である。
なお、各図中同一符号は同一または相当部分を示す。tIE1 is a partial cross-sectional view showing an input protection circuit section, a signal input section, and a MOS transistor connected to the signal input section in one embodiment of the present invention, and FIG. 2 (→ and CB) is a partial sectional view showing a conventional MOS transistor. FIG. 2 is a partial cross-sectional view and an equivalent circuit diagram showing an input protection circuit section, a signal input section, and a MOS transistor connected to the signal input section in the IC. In the figure, (9a) is the gate insulating film of the MOS transistor for configuring the external circuit connection part (MOS for configuring the signal input part)
Gate S10□ film of transistor), (lla) is MOS for configuring external circuit connection part) transistor (MOS for configuring signal input part) transistor'), (13a) is MOE for configuring external circuit connection part! ) MOS other than transistor) gate insulating film of transistor (MOS connected to signal input section)
) gate S10□ film of the transistor), (15a) is a MOS transistor (MOS transistor connected to the signal input part) other than the MOS transistor for configuring the external circuit connection part. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (2)
Ｓトランジスタを有するＭＯＳ形半導体集積回路装置に
おいて、上記外部回路接続部構成用ＭＯＳトランジスタ
のゲート絶縁膜の膜厚を上記外部回路からの静電気によ
るサージ電圧に耐え得る厚さにし、上記外部回路接続部
構成用ＭＯＳトランジスタ以外のＭＯＳトランジスタの
ゲート絶縁膜の膜厚を上記外部回路接続部構成用ＭＯＳ
トランジスタのゲート絶縁膜の膜厚より薄くして上記外
部回路接続部構成用ＭＯＳトランジスタ以外のＭＯＳト
ランジスタを微細化したことを特徴とするＭＯＳ形半導
体集積回路装置。(1) MO for configuring the external circuit connection part to which the external circuit is connected
In a MOS type semiconductor integrated circuit device having an S transistor, the gate insulating film of the MOS transistor for configuring the external circuit connection portion is made thick enough to withstand surge voltage due to static electricity from the external circuit, and the external circuit connection portion is The film thickness of the gate insulating film of the MOS transistors other than the MOS transistors for configuration is determined by the thickness of the gate insulating film of the MOS transistors for configuring the external circuit connection part.
A MOS type semiconductor integrated circuit device, characterized in that MOS transistors other than the MOS transistor for forming the external circuit connection portion are miniaturized by making the thickness thinner than the gate insulating film of the transistor.
ト絶縁膜の膜厚を８００Å程度にし、上記外部回路接続
部構成用ＭＯＳトランジスタ以外のＭＯＳトランジスタ
のゲート絶縁膜の膜厚を３００Å程度にしたことを特徴
とする特許請求の範囲第１項記載のＭＯＳ形半導体集積
回路装置。(2) The thickness of the gate insulating film of the MOS transistor for configuring the external circuit connection portion is approximately 800 Å, and the thickness of the gate insulating film of the MOS transistors other than the MOS transistor for configuring the external circuit connection portion is approximately 300 Å. A MOS type semiconductor integrated circuit device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255942A JPS61133655A (en) | 1984-12-03 | 1984-12-03 | Mos type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255942A JPS61133655A (en) | 1984-12-03 | 1984-12-03 | Mos type semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133655A true JPS61133655A (en) | 1986-06-20 |
Family
ID=17285712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255942A Pending JPS61133655A (en) | 1984-12-03 | 1984-12-03 | Mos type semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133655A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106962A (en) * | 1988-10-17 | 1990-04-19 | Nec Corp | Semiconductor device |
| EP0470371A2 (en) * | 1990-07-06 | 1992-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with input protection circuit of high withstand voltage |
| US6118154A (en) * | 1996-03-29 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | Input/output protection circuit having an SOI structure |
-
1984
- 1984-12-03 JP JP59255942A patent/JPS61133655A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106962A (en) * | 1988-10-17 | 1990-04-19 | Nec Corp | Semiconductor device |
| EP0470371A2 (en) * | 1990-07-06 | 1992-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with input protection circuit of high withstand voltage |
| US5210436A (en) * | 1990-07-06 | 1993-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device with input protection circuit of high withstand voltage |
| US6118154A (en) * | 1996-03-29 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | Input/output protection circuit having an SOI structure |
| KR100294412B1 (en) * | 1996-03-29 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | Input/output protection circuit having an soi structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11217604B2 (en) | Semiconductor device | |
| JPH05190783A (en) | Cmos integrated circuit | |
| JP2004047529A (en) | Semiconductor memory | |
| US7239005B2 (en) | Semiconductor device with bypass capacitor | |
| JPH10107280A (en) | Semiconductor integrated circuit and fabrication thereof | |
| JPS61133655A (en) | Mos type semiconductor integrated circuit device | |
| JPH10125801A (en) | Semiconductor integrated circuit device | |
| JPH0653497A (en) | Semiconductor device equipped with i/o protective circuit | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| JPS61144875A (en) | Mos integrated circuit | |
| US5200637A (en) | MOS transistor and differential amplifier circuit with low offset | |
| JP2737629B2 (en) | Semiconductor device having output circuit of CMOS configuration | |
| JP2953213B2 (en) | CMOS integrated circuit | |
| JPH0441505B2 (en) | ||
| EP0373631B1 (en) | MOS transistor and differential amplifier circuit with low offset | |
| JPH06326307A (en) | Input circuit device for semiconductor integrated circuit and its manufacture | |
| JPS628949B2 (en) | ||
| JPS58222573A (en) | Semiconductor integrated circuit device | |
| JP2956181B2 (en) | Semiconductor device having resistance element | |
| JPH0532908B2 (en) | ||
| JP2920013B2 (en) | Semiconductor electrostatic protection circuit | |
| JPH0332226B2 (en) | ||
| JP2004200426A (en) | Semiconductor integrated circuit device | |
| US20050040437A1 (en) | Cascaded transistors in one well | |
| JPH0476950A (en) | Semiconductor device |