JPS61128627A - 出力ゲ−ト回路 - Google Patents
出力ゲ−ト回路Info
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- JPS61128627A JPS61128627A JP59249565A JP24956584A JPS61128627A JP S61128627 A JPS61128627 A JP S61128627A JP 59249565 A JP59249565 A JP 59249565A JP 24956584 A JP24956584 A JP 24956584A JP S61128627 A JPS61128627 A JP S61128627A
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル論理回路に係り、特に大型電子計算
機等で使用される超高速高集積のＬＳＩに用いて好適な
出力ゲート回路に関する。
機等で使用される超高速高集積のＬＳＩに用いて好適な
出力ゲート回路に関する。
従来、電子計算機等の情報処理装置において超高速の演
算能力を必要とする場合、その論理回路としてエミッタ
結合論理回路（Ｅｍｉｔｔｅｒ ＣｏｕｐｌｅｄＬｏｇ
ｉｃ 、以下ＥＣＬと記す）が多く用いられる。
算能力を必要とする場合、その論理回路としてエミッタ
結合論理回路（Ｅｍｉｔｔｅｒ ＣｏｕｐｌｅｄＬｏｇ
ｉｃ 、以下ＥＣＬと記す）が多く用いられる。
これは第１にＥＣＬ回路が非飽和型論理回路であり、本
質的に高速動作が可能であること、第２に１つの回路で
ＯＲ，Ｎ０Ｒ１等の多くの論理動作が可能であることの
２点の理由による。
質的に高速動作が可能であること、第２に１つの回路で
ＯＲ，Ｎ０Ｒ１等の多くの論理動作が可能であることの
２点の理由による。
第２図はＥＣＬ回路の回路図である。一般にＥＣＬ回路
は論理動作を行なう差動トランジスタ回路ＩＣと、レベ
ルシフト機能および高負荷駆動能力を有するエミッタフ
ォロア回路３′とから構成される。入力信号Ｖ□は差動
トランジスタ回路ＩＣの入力トランジスタのベースへ加
えられ、エミッタフォロア回路３′を介して出力信号Ｖ
。ａｔ′が得られる。第２図では出力信号Ｖ。１＋ｆ′
として入力信号Ｖ Ｉ ８間のＮＯＲ論理を取ったも
のを得る場合の回路を示しである。出力としてＯＲ論理
を得ること、ＯＲ論理とＮＯＲ論理を同時に得ることな
どももちろん可能であるが、本発明の本質ではないので
ここでは省略する。
は論理動作を行なう差動トランジスタ回路ＩＣと、レベ
ルシフト機能および高負荷駆動能力を有するエミッタフ
ォロア回路３′とから構成される。入力信号Ｖ□は差動
トランジスタ回路ＩＣの入力トランジスタのベースへ加
えられ、エミッタフォロア回路３′を介して出力信号Ｖ
。ａｔ′が得られる。第２図では出力信号Ｖ。１＋ｆ′
として入力信号Ｖ Ｉ ８間のＮＯＲ論理を取ったも
のを得る場合の回路を示しである。出力としてＯＲ論理
を得ること、ＯＲ論理とＮＯＲ論理を同時に得ることな
どももちろん可能であるが、本発明の本質ではないので
ここでは省略する。
ＥＣＬ回路を使ったＬＳＩでは一般に、ＬＳＩの内部間
のみの信号送出を行う内部ゲート回路と、ＬＳＩ外に信
号を送出する出力ゲート回路とを使い分けることが多く
、両回路ではその回路構成、電流値などを若干変えて設
計する場合が多い。第２図に示した回路は内部ゲート回
路として使用することが多く、出力ゲート回路は多少異
なった回路構成となる。
のみの信号送出を行う内部ゲート回路と、ＬＳＩ外に信
号を送出する出力ゲート回路とを使い分けることが多く
、両回路ではその回路構成、電流値などを若干変えて設
計する場合が多い。第２図に示した回路は内部ゲート回
路として使用することが多く、出力ゲート回路は多少異
なった回路構成となる。
第３図はＥＣＬ回路で構成した出力ゲート回路の一例で
ある。この例に示した出力ゲート回路は第２図に示した
ものと類似の構造を持っており、差動トランジスタ回路
ＩＤと出カニミッタフォロアトランジスタ３とから成っ
ている。出力ゲート回路の場合、エミッタフォロアの終
端はＬＳＩ中では行なわず、出力パッド９、ＬＳＩ外の
プリント板などの信号線１０を介した後、外部の抵抗１
１を用いて負電源Ｖ？７′へ接続される。
ある。この例に示した出力ゲート回路は第２図に示した
ものと類似の構造を持っており、差動トランジスタ回路
ＩＤと出カニミッタフォロアトランジスタ３とから成っ
ている。出力ゲート回路の場合、エミッタフォロアの終
端はＬＳＩ中では行なわず、出力パッド９、ＬＳＩ外の
プリント板などの信号線１０を介した後、外部の抵抗１
１を用いて負電源Ｖ？７′へ接続される。
一般にＬＳＩ外の信号線１０はＬＳＩ内の信号配線に比
べて長くなり、回路にとっては重負荷となる。したがっ
て出カニミッタフォロアトランジスタ３は大電流容量と
なるように設計“する。この結果、第２図の３′で示し
たエミッタフォロア回路のトランジスタよりも第３図の
出カニミッタフォロアトランジスタ３の方がレイアウト
面積が大きくなり、寄生容量も増大する。また回路動作
時に流れるベース電流も大きな値を示す。
べて長くなり、回路にとっては重負荷となる。したがっ
て出カニミッタフォロアトランジスタ３は大電流容量と
なるように設計“する。この結果、第２図の３′で示し
たエミッタフォロア回路のトランジスタよりも第３図の
出カニミッタフォロアトランジスタ３の方がレイアウト
面積が大きくなり、寄生容量も増大する。また回路動作
時に流れるベース電流も大きな値を示す。
出力ゲート回路の回路速度は高速であることが望ましく
、上述のような状況下で第３図の回路を高速動作させる
ために通常は、差動トランジスタ回路ＩＤ、の動作電流
は、第２図のＩＣで示した回路のそれよりも大電流に設
計する。
、上述のような状況下で第３図の回路を高速動作させる
ために通常は、差動トランジスタ回路ＩＤ、の動作電流
は、第２図のＩＣで示した回路のそれよりも大電流に設
計する。
１方、ＥＣＬと同じ非飽和型論理回路であるが。
ＥＣＬよりもさらに高速な回路動作が可能なものとして
第４図に示すような非閾値型論理回路が提案されている
。（特開昭５９−８１９２１号、および特願昭５８−１
９８９９３号）。
第４図に示すような非閾値型論理回路が提案されている
。（特開昭５９−８１９２１号、および特願昭５８−１
９８９９３号）。
この回路は、ＩＡで示す帰還回路を有する差動トランジ
スタ回路と、３′で示すエミッタフォロア回路とで構成
される。帰還回路を有する差動トランジスタ回路ＩＡは
コレクタおよびエミッタがそれぞれ共通に接続された１
個以上の正相入力トランジスタ（第４図の場合は１０７
，１０８゜１０９の３個のトランジスタ）と、正相入力
トランジスタのエミッタに接続されたエミッタを持つ反
転入力トランジスタ１１０と、正相入力トランジスタの
コレクタと反転入力トランジスタのコレクタにそれぞれ
接続され、他端を接地された抵抗１００および１０１，
１０２と、上記共通接続エミッタにコレクタを接続し、
エミッタを抵抗１０４を介して負電源Ｖ−に接続し、ベ
ースにバイアス電圧Ｖ。を与えた定電流源トランジスタ
１１２とから成る通常の差動トランジスタ回路を有して
いる。帰還回路はトランジスタ１１１および１１３と、
抵抗１０３および１０５とから成る。トランジスタ１１
１はコレクタが接地され、エミッタが抵抗１０３に接続
され、ベースが前記差動トランジスタ回路の抵抗１０１
および１０２の接続点に接続されて、前記差動トランジ
スタ回路の正相出力信号の一部を取り出す。抵抗１０３
の他端は前記差動トランジスタ回路の反転入力トランジ
スタ土１０のベースへ接続されると共にトランジスタ１
１３のコレクタへ接続される。トランジスタ１１３はエ
ミッタを抵抗１０５を介して負電源Ｖ□へ接続し、ベー
スにバイアス電圧Ｖ。、を与えて定電源回路を形成して
いる。
スタ回路と、３′で示すエミッタフォロア回路とで構成
される。帰還回路を有する差動トランジスタ回路ＩＡは
コレクタおよびエミッタがそれぞれ共通に接続された１
個以上の正相入力トランジスタ（第４図の場合は１０７
，１０８゜１０９の３個のトランジスタ）と、正相入力
トランジスタのエミッタに接続されたエミッタを持つ反
転入力トランジスタ１１０と、正相入力トランジスタの
コレクタと反転入力トランジスタのコレクタにそれぞれ
接続され、他端を接地された抵抗１００および１０１，
１０２と、上記共通接続エミッタにコレクタを接続し、
エミッタを抵抗１０４を介して負電源Ｖ−に接続し、ベ
ースにバイアス電圧Ｖ。を与えた定電流源トランジスタ
１１２とから成る通常の差動トランジスタ回路を有して
いる。帰還回路はトランジスタ１１１および１１３と、
抵抗１０３および１０５とから成る。トランジスタ１１
１はコレクタが接地され、エミッタが抵抗１０３に接続
され、ベースが前記差動トランジスタ回路の抵抗１０１
および１０２の接続点に接続されて、前記差動トランジ
スタ回路の正相出力信号の一部を取り出す。抵抗１０３
の他端は前記差動トランジスタ回路の反転入力トランジ
スタ土１０のベースへ接続されると共にトランジスタ１
１３のコレクタへ接続される。トランジスタ１１３はエ
ミッタを抵抗１０５を介して負電源Ｖ□へ接続し、ベー
スにバイアス電圧Ｖ。、を与えて定電源回路を形成して
いる。
エミッタフォロア回路３′はトランジスタ１１４と抵抗
１０６から成る。トランジスタ１１４のコレクタは接地
され、エミッタは抵抗１０６を介して負電源ｖ？１へ接
続される。トランジスタ１１４のベースは前記差動トラ
ンジスタ回路の正相出力または反転出力を受け（第４図
では反転出力を受ける場合を示しである）、エミッタ出
力信号ＶＱＵ□が取り出される。
１０６から成る。トランジスタ１１４のコレクタは接地
され、エミッタは抵抗１０６を介して負電源ｖ？１へ接
続される。トランジスタ１１４のベースは前記差動トラ
ンジスタ回路の正相出力または反転出力を受け（第４図
では反転出力を受ける場合を示しである）、エミッタ出
力信号ＶＱＵ□が取り出される。
第４図に示した回路は、第２図に示したＥＣＬ回路に比
べてその回路伝達特性が非閾値化されており、その結果
として回路速度が高速化されるという特徴を持っている
。第４図において、コンデンサ１１５はスピードアップ
容量であり、反転入力トランジスタ１１０のベースのイ
ンピーダンスを低くする働きを持っている。コンデンサ
１１５を付加することにより回路のパルス応答特性が改
善され、論理回路としての性能を向上することができる
。
べてその回路伝達特性が非閾値化されており、その結果
として回路速度が高速化されるという特徴を持っている
。第４図において、コンデンサ１１５はスピードアップ
容量であり、反転入力トランジスタ１１０のベースのイ
ンピーダンスを低くする働きを持っている。コンデンサ
１１５を付加することにより回路のパルス応答特性が改
善され、論理回路としての性能を向上することができる
。
第５図に示した回路は、第４図に示した非閾値型論理回
路を使って、出力ゲート回路を構成したものである。こ
の回路は第３図に示した出力ゲート回路と同様の構成を
しており、帰還回路を有する差動トランジスタ回路ＩＢ
と、出カニミッタフォロアトランジスタ３とから成る。
路を使って、出力ゲート回路を構成したものである。こ
の回路は第３図に示した出力ゲート回路と同様の構成を
しており、帰還回路を有する差動トランジスタ回路ＩＢ
と、出カニミッタフォロアトランジスタ３とから成る。
１Ｂで示した回路部は第４図のＩＡと同様の構成である
。エミッタフォロアトランジスタ３は第３図のそれと同
じものである。出カニミッタフォロアトランジスタ３は
回路部分ＩＢからの正相出力信号または反転出力信号を
受け（第５図の場合は反転出力信号を受けている）、エ
ミッタから出力パッド９を介してＬＳＩ外へ信号を送り
出す。エミッタフォロアの終端はＬＳＩ外の信号ｍｉｏ
を介した後、外部の抵抗１１および負電源ｖＴＴ′ を
使って行なわれる。
。エミッタフォロアトランジスタ３は第３図のそれと同
じものである。出カニミッタフォロアトランジスタ３は
回路部分ＩＢからの正相出力信号または反転出力信号を
受け（第５図の場合は反転出力信号を受けている）、エ
ミッタから出力パッド９を介してＬＳＩ外へ信号を送り
出す。エミッタフォロアの終端はＬＳＩ外の信号ｍｉｏ
を介した後、外部の抵抗１１および負電源ｖＴＴ′ を
使って行なわれる。
第３図で述べたように、出カニミッタフォロアトランジ
スタ３は大電流容量にする必要があり、この結果、寄生
容量や回路動作時に流れるベース電流が増大する。した
がって、第５図のように差動トランジスタ回路の出力信
号を直接比カニミッタフォロアトランジスタ３で受ける
構成にするとＩＢで示した回路の動作電流を大きくする
ことが必要になる。このため、トランジスタ、抵抗など
の回路素子もその形状が増大し、回路のレイアウト面積
が大きくなる。また、差動トランジスタ回路は本質的に
重負荷の駆動には向いておらず、動作電流を大きくして
も回路速度の劣化はもぬがれない。
スタ３は大電流容量にする必要があり、この結果、寄生
容量や回路動作時に流れるベース電流が増大する。した
がって、第５図のように差動トランジスタ回路の出力信
号を直接比カニミッタフォロアトランジスタ３で受ける
構成にするとＩＢで示した回路の動作電流を大きくする
ことが必要になる。このため、トランジスタ、抵抗など
の回路素子もその形状が増大し、回路のレイアウト面積
が大きくなる。また、差動トランジスタ回路は本質的に
重負荷の駆動には向いておらず、動作電流を大きくして
も回路速度の劣化はもぬがれない。
本発明の目的は、前述のような従来の問題を改善し、大
電流容量の出カニミッタフォロアトランジスタを用いて
も回路速度が充分高速である出力ゲート回路を提供する
ことにある。
電流容量の出カニミッタフォロアトランジスタを用いて
も回路速度が充分高速である出力ゲート回路を提供する
ことにある。
上記目的を達成するため１本発明による出力ゲート回路
は、非閾値型論理回路と、出カニミッタフォロアトラン
ジスタと、安定化電源回路を有するリニアインバータ回
路とから構成され、非閾値型論理回路の出力信号はリニ
アインバータを介して出カニミッタフォロアトランジス
タに伝達されることに特徴がある。
は、非閾値型論理回路と、出カニミッタフォロアトラン
ジスタと、安定化電源回路を有するリニアインバータ回
路とから構成され、非閾値型論理回路の出力信号はリニ
アインバータを介して出カニミッタフォロアトランジス
タに伝達されることに特徴がある。
以下、本発明の一実施例を第１図を用いて説明する。
第１図の１は第４図に示したものと同じ非閾値型論理回
路である。３は出カニミッタフォロアトランジスタであ
る。２はリニアインバータ回路であり、４はリニアイン
バータ回路２の特性を補償するための安定化電源回路で
ある。
路である。３は出カニミッタフォロアトランジスタであ
る。２はリニアインバータ回路であり、４はリニアイン
バータ回路２の特性を補償するための安定化電源回路で
ある。
非閾値型論理回路１の構成は第４図の説明で述・べたの
で、ここでは省略する。
で、ここでは省略する。
リニアインバータ回路２はトランジスタ５．抵抗６，７
、およびコンデンサ８がら構成される。
、およびコンデンサ８がら構成される。
トランジスタ５のコレクタは抵抗６を介して接地され、
エミッタは抵抗７を介して安定化された電源ｖ、′へ接
続される。１−ランジスタ５のベースはリニアインバー
タ回路２の入力端子であり、非閾値型論理回路の出力信
号を受ける。リニアインバータ回路２の出力信号はトラ
ンジスタ５のコレクタから取り出され、出カニミッタフ
ォロアトランジスタ３のベースへ送られる。コンデンサ
８はトランジスタ５のエミッタのインピーダンスを下げ
る目的で接続されており、リニアインバータ回路の回路
速度を高速にする働きがある。
エミッタは抵抗７を介して安定化された電源ｖ、′へ接
続される。１−ランジスタ５のベースはリニアインバー
タ回路２の入力端子であり、非閾値型論理回路の出力信
号を受ける。リニアインバータ回路２の出力信号はトラ
ンジスタ５のコレクタから取り出され、出カニミッタフ
ォロアトランジスタ３のベースへ送られる。コンデンサ
８はトランジスタ５のエミッタのインピーダンスを下げ
る目的で接続されており、リニアインバータ回路の回路
速度を高速にする働きがある。
出カニミッタフォロアトランジスタ３は大電流容量のト
ランジスタであり、ベースで受けた信号をエミッタから
ＬＳＩ外へ伝達する。９は出力パッドであり、１０はＬ
ＳＩ外の（ｙＢ号線、１１は外部の終端抵抗、ｖ？？’
は負電源である。
ランジスタであり、ベースで受けた信号をエミッタから
ＬＳＩ外へ伝達する。９は出力パッドであり、１０はＬ
ＳＩ外の（ｙＢ号線、１１は外部の終端抵抗、ｖ？？’
は負電源である。
安定化電源回路４はリニアインバータ２の回路伝達特性
をＬＳＩチップの接合部温度の変動および電源電圧Ｖ。
をＬＳＩチップの接合部温度の変動および電源電圧Ｖ。
の変動に対して補償するためにある。本実施例の場合は
接地電位（ＯＶ）と負電源電圧Ｖ□とから、安定化され
た電圧■、′を発生している。このような安定化電源回
路は、たとえばＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５Ｏ
ＬＩＤ−３ＴＡＴＥ ＣＩＲＣＵＩＴＳ、 ＶＯＬ。
接地電位（ＯＶ）と負電源電圧Ｖ□とから、安定化され
た電圧■、′を発生している。このような安定化電源回
路は、たとえばＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５Ｏ
ＬＩＤ−３ＴＡＴＥ ＣＩＲＣＵＩＴＳ、 ＶＯＬ。
ＳＣ−１８、Ｎａ ５ （１９８３年）における５ＵＺ
ＵＫＩらによる“Ａ ５に−Ｇａｔａ Ｂｉｐｏｌａｒ
Ｍａｓｔｅｒｓｌｉｃｅ ＬＳＩ １ｌｉｔｈａ ５
００ｐｓ Ｌｏａｄｅｄ Ｇａｔｅ Ｄｅｌａｙ ”と
題する文献において紹介されている回路が利用できる。
ＵＫＩらによる“Ａ ５に−Ｇａｔａ Ｂｉｐｏｌａｒ
Ｍａｓｔｅｒｓｌｉｃｅ ＬＳＩ １ｌｉｔｈａ ５
００ｐｓ Ｌｏａｄｅｄ Ｇａｔｅ Ｄｅｌａｙ ”と
題する文献において紹介されている回路が利用できる。
非閾値型論理回路を使用した出力ゲート回路を第１図に
示したような構成にすることで、第５図に示した構成の
出力ゲート回路よりも回路速度を高速にすることができ
るにれは以下に示す理由による。
示したような構成にすることで、第５図に示した構成の
出力ゲート回路よりも回路速度を高速にすることができ
るにれは以下に示す理由による。
（１）非閾値型論理回路１の差動トランジスタ回路には
第Ｓ図の場合と異なり、大きな負荷（出カニミッタフォ
ロアトランジスタ３）は接続されない。非閾値型論理回
路１の負荷であるリニアインバータ回路２は非閾値型論
理回路１中のエミッタフォロア回路により駆動される。
第Ｓ図の場合と異なり、大きな負荷（出カニミッタフォ
ロアトランジスタ３）は接続されない。非閾値型論理回
路１の負荷であるリニアインバータ回路２は非閾値型論
理回路１中のエミッタフォロア回路により駆動される。
このため、非閾値型論理回路１の回路速度は劣化せず、
充分高速な動作が可能である。
充分高速な動作が可能である。
（２）大電流容量である出カニミッタフォロアトランジ
スタ３はりこアインバータ回路２によって駆動される。
スタ３はりこアインバータ回路２によって駆動される。
リニアインバータ回路は本来高速性を追求する回路であ
り、この動作電流を大きな値に設計することで出カニミ
ッタフォロアトランジスタ３が負荷として接続されてい
る場合でも高速動作を行なうことができる。第５図に示
した出力ゲート回路において、帰還回路を有する差動ト
ランジスタ回路ＩＢの動作電流を大きくすることで出カ
ニミッタフォロアトランジスタ３を高速に駆動する方法
も考えられるが、これよりも（２）で述べたようにリニ
アインバータ回路２の動作電流を大きくして出カニミッ
タフォロアトランジスタ３を駆動する方が高速にできる
。
り、この動作電流を大きな値に設計することで出カニミ
ッタフォロアトランジスタ３が負荷として接続されてい
る場合でも高速動作を行なうことができる。第５図に示
した出力ゲート回路において、帰還回路を有する差動ト
ランジスタ回路ＩＢの動作電流を大きくすることで出カ
ニミッタフォロアトランジスタ３を高速に駆動する方法
も考えられるが、これよりも（２）で述べたようにリニ
アインバータ回路２の動作電流を大きくして出カニミッ
タフォロアトランジスタ３を駆動する方が高速にできる
。
（３）また、動作電流を大きくするには、トランジスタ
、抵抗など回路を構成している素子もその形状を大きく
する必要がある。第１図のリニアインバータ回路２の方
が第５図の回路部分ＩＢに比べて素子数が少ないので、
動作電流の増加による回路レイアウト面積の増大が少な
くなる。
、抵抗など回路を構成している素子もその形状を大きく
する必要がある。第１図のリニアインバータ回路２の方
が第５図の回路部分ＩＢに比べて素子数が少ないので、
動作電流の増加による回路レイアウト面積の増大が少な
くなる。
以上述べた理由により、第１図に示す構成の出力ゲート
回路は大電流容量の出カニミッタフォロアトランジスタ
を有しているにもかかわらず、高速な動作が可能である
。
回路は大電流容量の出カニミッタフォロアトランジスタ
を有しているにもかかわらず、高速な動作が可能である
。
第１図の安定化電源回路４は必ずしも１つの出力ゲート
回路に１つ必要ではなく、複数個のリニアインバータ回
路に対して１つの安定化電源回路を持つ構成でもよいの
は明らかである。
回路に１つ必要ではなく、複数個のリニアインバータ回
路に対して１つの安定化電源回路を持つ構成でもよいの
は明らかである。
以上説明したように１本発明によれば、非閾値型論理回
路の持つ高速性を失うことなく、大電流容量の出カニミ
ッタフォロアトランジスタを有しても充分高速な出力ゲ
ート回路を提供することができるので、高速なＬＳＩを
実現することが可能となる。
路の持つ高速性を失うことなく、大電流容量の出カニミ
ッタフォロアトランジスタを有しても充分高速な出力ゲ
ート回路を提供することができるので、高速なＬＳＩを
実現することが可能となる。
第１図は本発明の実施例を示す出力ゲート回路の構成図
、第２図はＥＣＬ回路の回路図、第３図はＥＣＬ回路を
用いた出力ゲート回路の構成図、第４図は非閾値型論理
回路の回路図、第５図は非閾値型論理回路を用いた出力
ゲート回路の構成図である。 １・・・非閾値型論理回路、２・・・リニアインバータ
回路、３・・・出カニミッタフォロアトランジスタ、４
篤４図 ＶＥＥ 菖 ５ 図 Ｅ 手 続 補 正 書 （方式）事件の表示 昭和５９年 特 許 願 第２４９５６５ 号発
明の名称 出力ゲート回路 補正をする者 事件との関係 特 許 出 願 人名称（５１０）
株式会社 日 立 製 作 所代 理 人 居所刊００ 東京都千代田区丸の内−丁目５番１
号株式会社 日 立 製 作 所 内 型 話 東 京２１２−１１１１（大代表）補正命令
の日付 昭和６０年３月２６日補正の内容 ■１本願明細書第１０頁第２０行目から同第１１頁第３
行目までを、「ばアイイイイ ジャーナル オブ ソリ
ッドステート サーキッツ、ボリューム、ニスシー１８
．ナンバー５１０月１９８３年（Ｉ Ｅ Ｅ Ｅ Ｊｏ
ｕｒｎａｌ ｏｆ ５ｏｌｉｄ−Ｓヒａｔｅ Ｃ１ｒ
ｃｕｉｔｓ、 Ｖｏｌ、 Ｓ Ｃ−１８＋ Ｎ
ｏ、５ ｒＯｃｔｏｂｅｒ １９８３ ）における“
７５に一ゲート バイポーラ マスタースライス エル
ニスアイ ウィズ ア ５００ｐｓ ロープイツト
ゲート ディレィ” （”Ａ ５ Ｋ−Ｇａｔｅ Ｂ
ｉｐｏｌａｒＭａｓｔｅｒｓｌｉｃｅ Ｌ Ｓ
Ｉ ｗｉｔ、ｈ ａ ５ ０ ０ ｐｓ
ＬｏａｄｅｄＧａｔｅ Ｄｅｌａｙ” ）と題する文献
にお」に訂正する。
、第２図はＥＣＬ回路の回路図、第３図はＥＣＬ回路を
用いた出力ゲート回路の構成図、第４図は非閾値型論理
回路の回路図、第５図は非閾値型論理回路を用いた出力
ゲート回路の構成図である。 １・・・非閾値型論理回路、２・・・リニアインバータ
回路、３・・・出カニミッタフォロアトランジスタ、４
篤４図 ＶＥＥ 菖 ５ 図 Ｅ 手 続 補 正 書 （方式）事件の表示 昭和５９年 特 許 願 第２４９５６５ 号発
明の名称 出力ゲート回路 補正をする者 事件との関係 特 許 出 願 人名称（５１０）
株式会社 日 立 製 作 所代 理 人 居所刊００ 東京都千代田区丸の内−丁目５番１
号株式会社 日 立 製 作 所 内 型 話 東 京２１２−１１１１（大代表）補正命令
の日付 昭和６０年３月２６日補正の内容 ■１本願明細書第１０頁第２０行目から同第１１頁第３
行目までを、「ばアイイイイ ジャーナル オブ ソリ
ッドステート サーキッツ、ボリューム、ニスシー１８
．ナンバー５１０月１９８３年（Ｉ Ｅ Ｅ Ｅ Ｊｏ
ｕｒｎａｌ ｏｆ ５ｏｌｉｄ−Ｓヒａｔｅ Ｃ１ｒ
ｃｕｉｔｓ、 Ｖｏｌ、 Ｓ Ｃ−１８＋ Ｎ
ｏ、５ ｒＯｃｔｏｂｅｒ １９８３ ）における“
７５に一ゲート バイポーラ マスタースライス エル
ニスアイ ウィズ ア ５００ｐｓ ロープイツト
ゲート ディレィ” （”Ａ ５ Ｋ−Ｇａｔｅ Ｂ
ｉｐｏｌａｒＭａｓｔｅｒｓｌｉｃｅ Ｌ Ｓ
Ｉ ｗｉｔ、ｈ ａ ５ ０ ０ ｐｓ
ＬｏａｄｅｄＧａｔｅ Ｄｅｌａｙ” ）と題する文献
にお」に訂正する。
Claims (1)
- １、帰還回路を有する差動トランジスタ回路およびエミ
ッタフォロア回路とから成る非閾値型論理回路と、電源
および温度変化に対して回路伝達特性が補償されるよう
な電圧を発生する安定化電源回路を有し上記非閾値型論
理回路の出力信号を入力信号とするリニアインバータ回
路と、該リニアインバータ回路の出力信号をベースに加
え、エミッタから出力を取り出す出力エミッタフォロア
トランジスタとから構成されることを特徴とする出力ゲ
ート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249565A JPS61128627A (ja) | 1984-11-28 | 1984-11-28 | 出力ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249565A JPS61128627A (ja) | 1984-11-28 | 1984-11-28 | 出力ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128627A true JPS61128627A (ja) | 1986-06-16 |
Family
ID=17194891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59249565A Pending JPS61128627A (ja) | 1984-11-28 | 1984-11-28 | 出力ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474808A (en) * | 1987-09-17 | 1989-03-20 | Mitsubishi Electric Corp | Frequency multiplying circuit |
| JP2016082292A (ja) * | 2014-10-10 | 2016-05-16 | ローム株式会社 | レベルシフト回路 |
-
1984
- 1984-11-28 JP JP59249565A patent/JPS61128627A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6474808A (en) * | 1987-09-17 | 1989-03-20 | Mitsubishi Electric Corp | Frequency multiplying circuit |
| JP2016082292A (ja) * | 2014-10-10 | 2016-05-16 | ローム株式会社 | レベルシフト回路 |
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