JPS61125240A - System split system in pcm communication - Google Patents
System split system in pcm communicationInfo
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- JPS61125240A JPS61125240A JP24580684A JP24580684A JPS61125240A JP S61125240 A JPS61125240 A JP S61125240A JP 24580684 A JP24580684 A JP 24580684A JP 24580684 A JP24580684 A JP 24580684A JP S61125240 A JPS61125240 A JP S61125240A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は既存のPCM 24 Bシステムにより送付さ
れたデジタル信号をPCM 6通話路システムに適合せ
しめるための信号分割方式に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a signal splitting scheme for adapting digital signals sent by existing PCM 24 B systems to a PCM 6 channel system.
PCMによる6通話路の搬送電話システムは本邦におい
てlPCM6システムと通称され、比較的通話量の少い
地域内の短距離又は中距離用の簡易且つ経済的な通信シ
ステムとして次第に普及しつつあるが、その方式は末だ
国内的に統一されるまでには到っていない。また、比較
的遠隔の同様のPCM6システムを採用する地区間に於
いて、このシステムを数系統一括して伝送することが希
望されることがらシ、この場合は通信線路の有効活用上
、第2図に示すように多重化装置■−a(101)を用
いて4系統のPCM6システムを更に多重化し、線路1
00を介して一定距離伝送すると共に、これを受信する
。j・PCM 6システムでは分割装置MtJX −b
(102)により4系統のPCM 6システムに再び
分割する方式が採られている。このようにすれば一つの
線路100によって24通話路分のPCM信号を1シス
テムとして伝送することができるから極めて経済的であ
る。以下このシステムを「PCM24システム相当」と
仮称する。The PCM six-path carrier telephone system is commonly known as the IPCM6 system in Japan, and is gradually becoming popular as a simple and economical communication system for short or medium distances in areas with relatively low call volume. The system has not yet been standardized nationally. In addition, it is desirable to transmit several lines of this system at once between relatively distant areas that use similar PCM6 systems, and in this case, in order to effectively utilize communication lines, it is necessary to As shown in the figure, the four PCM6 systems are further multiplexed using the multiplexer ■-a (101), and the line 1
00 for a certain distance and receive it. In the j・PCM 6 system, the splitting device MtJX-b
(102), a method is adopted in which the system is again divided into four PCM six systems. In this way, PCM signals for 24 channels can be transmitted as one system using one line 100, which is extremely economical. Hereinafter, this system will be tentatively referred to as "PCM24 system equivalent".
このように、高次群側(「PCM24システム相当」側
)と低次群側(1’−PCM6システム×剖側)とを接
続するには両者の同期をとる必要があり、このため従来
から高次群側の伝送フォーマット(伝送形式)にはフレ
ーム同期用として、伝送すべき情報とは直接関係のない
余分なパルスを付加することが行々われ、この方式は、
一般にスタック同期と呼ばれている。In this way, in order to connect the higher-order group side (the "PCM24 system equivalent" side) and the lower-order group side (1'-PCM6 system x autopsy side), it is necessary to synchronize both, and for this reason, conventionally For frame synchronization, extra pulses that are not directly related to the information to be transmitted are often added to the transmission format of
This is commonly called stack synchronization.
然かるに、一般に主要幹線たるPCM 24システム、
例えば電電公社仕様のPC!M 24 Bシステムでは
上述のフレーム同期用パルスを付加する余地がなく、従
って両者の伝送フォーマットは一致せしめることができ
ず、これらを直接に接続することができないと云う問題
があった。However, in general, the PCM 24 system, which is the main trunk line,
For example, a PC with specifications from the Telegraph and Telephone Public Corporation! In the M24B system, there is no room to add the above-mentioned frame synchronization pulse, and therefore the transmission formats of both systems cannot be made to match, and there is a problem that they cannot be directly connected.
これは従来のPCM6システムがローカルエリア内に於
ける適用のみを目的として開発されたものであシ、既存
の基幹回線への接続を当初想定していなかったことに由
来するものであって、このことは情報の一点集中化が進
みつつある現在、重大な欠点として痛感されつつある。This is due to the fact that the conventional PCM6 system was developed only for application within a local area, and was not originally intended for connection to existing backbone lines. This is becoming more and more acutely felt as a serious drawback as information becomes increasingly centralized.
〔問題点を解決するための手段及び作用〕本発明は、上
述の問題点に鑑みてなされたものであって、既存のPC
M 24 Bシステムを介して送付される信号をPCM
6システム×4系統の通信回線に適合せしめるために
以下の如き、分割手段をとる。[Means and effects for solving the problems] The present invention has been made in view of the above-mentioned problems.
PCM signals sent via the M24B system
In order to adapt to the communication lines of 6 systems x 4 systems, the following dividing means is taken.
既ち、低次群(「PCM6システム×4」)の伝送フォ
ーマット及びクロックを高次群(1”PCM24システ
ム相当」)の伝送フォーマット及びクロック周期に等し
くかつ従属同期させると共に、高次群の直列2進符号列
として出力する信号をマルチフレームを一単位として一
旦緩衝記憶装置に貯蔵し、該データを予め定められた一
定通話路数の情報内容に分割して、その各々により低次
群側マルチフレームの情報内容を構成し、これにフレー
ム同期用ビットを附加した後、各々を低次群側クロック
に同期した直列2進符号列に変換して出力する。Already, the transmission format and clock of the low-order group ("PCM6 system x 4") are synchronized and dependently synchronized with the transmission format and clock period of the high-order group (1" equivalent to the PCM24 system"), and the serial binary code string of the high-order group is synchronized. The signal to be output as a multiframe is stored in a buffer storage device as one unit, and the data is divided into information contents of a predetermined number of communication paths, and each of them is used to divide the information contents of the lower-order group side multiframe. After adding frame synchronization bits to this, each is converted into a serial binary code string synchronized with the lower-order group side clock and output.
以下、本発明を図示した実施例に基づいて詳細に説明す
る。尚、理解を容易にするため、本発明のPC,’M分
割方法のみならずPCM多重化方法についても同時に説
明する。Hereinafter, the present invention will be described in detail based on illustrated embodiments. In order to facilitate understanding, not only the PC and 'M division method of the present invention but also the PCM multiplexing method will be explained at the same time.
第1図(a) 、 (b) 、 (C) * (d)は
全体として本発明の一実施例を示し、(a)は本実施例
における低次群側のフレーム及びマルチフレームの構成
、(b)ハ本発明の方式に使用される回路の構成(C)
、 (d)は(b)に示す回路内で使用される多重化
1分割、回路の詳細を夫々示す図面でおる。FIGS. 1(a), (b), (C)*(d) show an embodiment of the present invention as a whole, and (a) shows the structure of the frame and multi-frame on the lower order group side in this embodiment, (b) C. Configuration of the circuit used in the method of the present invention (C)
, (d) is a drawing showing details of the multiplexing 1 division and circuit used in the circuit shown in (b).
第1表は本発明において、使用する低次群側のPCM6
システムの諸元を示す。まず、第1表及び第1図(、)
の上段に基づきPCM 6システムのフレーム構成につ
いて説明すれば、情報伝送の基本単位をなすlフレーム
は49ビツトの直列2進符号列によ多構成し、このうち
先頭の1ビ、ト(第1図(11)のFビット)はフレー
ム同M用ビット、残シの48ビツトは各通話路(この場
合は合計6通話路)の情報ワードとして割当てる。換言
すれば、各通話路の情報ワードは1通話当98ビットで
ある。後述する通シ、直列に配列すれた12フレームで
1マルチフレームを構成する。更に各通話路中の音声信
号は、6フレーム中5フレーム(従って1マルチフレー
ム中10フレーム)は、8ビット符号で伝送され、また
6フレーム中1フレーム(従って1マルチフレーム中2
フレーム)は音声信号を最初の7ビ、ト(第1〜第7ビ
ツト)で伝送し、最後の1ビツト(第8ビツト)がダイ
ヤル信号伝送(以下、信号伝送と略記する)を受は持つ
。Table 1 shows the PCM6 on the lower order group side used in the present invention.
Indicates the specifications of the system. First, Table 1 and Figure 1 (,)
To explain the frame structure of the PCM 6 system based on the upper part, an l frame, which is the basic unit of information transmission, is composed of a 49-bit serial binary code string, of which the first bit, The F bit in FIG. 11 is allocated to the same frame M bit, and the remaining 48 bits are assigned as information words for each communication path (in this case, a total of 6 communication paths). In other words, the information word for each call path is 98 bits per call. As will be described later, one multiframe is composed of 12 frames arranged in series. Furthermore, for the audio signal on each channel, 5 frames out of 6 frames (therefore, 10 frames out of 1 multiframe) are transmitted as 8-bit codes, and 1 frame out of 6 frames (therefore, 2 frames out of 1 multiframe) are transmitted as 8-bit codes.
frame) transmits the audio signal using the first 7 bits (1st to 7th bits), and the last bit (8th bit) carries the dial signal transmission (hereinafter abbreviated as signal transmission). .
第1表 PGM6システム諸元
以上は、PCM24Bシステムにおいて1/6ビツトス
テイ一リング方式(1/6bttstealing s
ystem )と呼ばれているものに準拠したものであ
って、pJ1表から明らかな通シ、低次群側(PCM
6システム側)のクロック周波数は329 kHz 、
従って各情報ワード内でのパルス間隔は1/329 (
kHz)=2.55(μB)
従って1フレームの時間長(換言すれば音声信号サンプ
リング間隔)は
2.55(μB)X49(bit)=125(μB)従
ってサンプリング周波数は
i / 125 (μB) = 8 (kHz )6口
<何れも既存1’OM 24 Bシステムのそれと同一
となるように構成する。Table 1 PGM6 system specifications and higher
system), and is based on the general and lower order group side (PCM system), which is clear from the pJ1 table.
6 system side) clock frequency is 329 kHz,
Therefore, the pulse interval within each information word is 1/329 (
kHz) = 2.55 (μB) Therefore, the time length of one frame (in other words, audio signal sampling interval) is 2.55 (μB) x 49 (bit) = 125 (μB) Therefore, the sampling frequency is i / 125 (μB) = 8 (kHz) 6 ports < Both are configured to be the same as that of the existing 1'OM24B system.
更に、第1図(a)下段及び第2表に示すように127
1/−ムを単位として1マルチフレームを構成する。l
マルチフ1/−ムの長さは125(μB)X 12 (
Prime)z15 (ms)である。第2表の第2列
(Fビットの欄)に示を通!+1マルチフレームを周期
トしてフレーム同期用ピッ)(Fビット)には一定の時
間的パターン(1,0,0,0,1,1,0,1,1,
1,0、対局h7報)が附与されておシ、これがフレー
ム同期用の情報として機能する。このFビットのパルス
パターンモPCM 24 Bシステムのそれと同一とす
る。Furthermore, as shown in the lower part of Figure 1(a) and Table 2, 127
One multiframe is composed of 1/- frame as a unit. l
The length of multiframe 1/-me is 125 (μB) x 12 (
Prime)z15 (ms). As shown in the second column of Table 2 (F bit column)! +1 multi-frame periodic frame synchronization bit (F bit) has a certain temporal pattern (1, 0, 0, 0, 1, 1, 0, 1, 1,
1, 0, game h7 report) is given, and this functions as information for frame synchronization. The pulse pattern of this F bit is assumed to be the same as that of the PCM 24 B system.
次に信号伝送には前述した通1)、176ビツトステイ
一リング方式が採用され、第2表に示第2表 マルチフ
レームの構成
対局僻報:正常時0、警報送出時1
す通シ、1マルチフレーム内の第6及び第12フレーム
が信号用フレームとして使用され、これらフレーム内の
全通話路において第1〜第7ビツトが音声(8号伝送用
、第8ビツトが信号伝(ol
送用として使用される。以下、このフレームを信号フレ
ームと呼ぶ。前述した通り、マルチフレーム内での信号
フレーム挿入位置はPCM24Bシステムのそれと変シ
ない。Next, the 176-bit stay-ring method described above is adopted for signal transmission, as shown in Table 2. The 6th and 12th frames in the multi-frame are used as signal frames, and the 1st to 7th bits are used for voice transmission (No. 8 transmission), and the 8th bit is used for signal transmission (OL transmission). Hereinafter, this frame will be referred to as a signal frame.As mentioned above, the signal frame insertion position within the multiframe is the same as that of the PCM24B system.
PCM −6システム4系統を多重化し、再びこれを分
割する操作は第1図(b)(c)(d)の回路によりマ
ルチフレームを単位として行う。この回路により多重化
された高次群側のフレーム構成は第3図に低次群側(P
CM 6 )のそれと比較して図示されている。すなわ
ち、高次群側の7レームは、フレーム同期用ピッ)(F
ビット)を先頭に24通話路分の情報ワード(8ビット
/通話路)により構成され、1フレーム当シのビット数
は
1(b)+8 (bloH)X 24 (0H)=19
3(b)また、高次群側のクロック周波数は1.544
MH2と定められ、1フレーム当シの伝送時間は193
(b)XI/ 1.544 (MHz ) = 125
(μB )となって低次群側のそれ(前出)と完全に
一致する。The operation of multiplexing the four PCM-6 systems and dividing them again is performed in units of multiframes by the circuits shown in FIGS. 1(b), (c), and (d). The frame structure of the higher order group multiplexed by this circuit is shown in Figure 3.
CM 6 ). In other words, the 7 frames on the higher-order group side are frame synchronization pins (F
It consists of information words for 24 channels (8 bits/channel) with bit) at the beginning, and the number of bits per frame is 1(b) + 8 (bloH) x 24 (0H) = 19
3(b) Also, the clock frequency on the higher order group side is 1.544
MH2, and the transmission time per frame is 193
(b) XI/1.544 (MHz) = 125
(μB), which completely matches that of the lower order group (described above).
高次群側のマルチフレームの構成は既存のPCM 24
Bシステムのそれと完全に一致し、また、1フレーム
当シの情報量が193b(24通話路分)である点を除
けば低次群側のそれと変らない。The multi-frame configuration on the higher order group side is based on the existing PCM 24
It completely matches that of the B system, and is also the same as that of the lower order group side, except that the amount of information per frame is 193 b (for 24 communication paths).
更にマルチフレームととに多重化/分割が行われること
により、高次群側のマルチフレームの構成(Fビットの
パルスパターン及び信号フレームの挿入位置)も第2表
に示す通シとなシ、こ:iL4既存PCM24Bシステ
ムのマルチフレーム構成と完全に一致する。Furthermore, by multiplexing/division into multi-frames, the structure of multi-frames on the higher-order side (F-bit pulse pattern and signal frame insertion position) is also the same as shown in Table 2. It completely matches the multi-frame structure of the iL4 existing PCM24B system.
次にシステムの同期形式について説明する。Next, the synchronization format of the system will be explained.
まず、低次群側(PCM a側)のビット同期、換言す
れば低次群及び高次群のクロックの同期については、低
次群側及び高次群側の1フレーム当シの伝送時間(フレ
ームの時間長)が共に125μ3.1フレーム内に含ま
れる情報量が夫々193b及び49bであることから、
両者のクロック周波数の間釦は次の関係が成)立っこと
が必要である。First, regarding bit synchronization on the low-order group side (PCM a side), in other words, synchronization of the clocks on the low-order group and high-order group, the transmission time per frame (frame time length) on the low-order group side and high-order group side is ) are both 125 μ3. Since the amount of information contained in one frame is 193 b and 49 b, respectively,
It is necessary that the following relationship holds between the two clock frequencies.
高次群及び低次群間において基準クロック間のスリップ
現象(換言すれば各フレーム両端の相対的時間位置がズ
レる現象)を生じさせないためには低次群側クロックを
高次群主局側のクロックに固定的に従属同期させる必要
がある。In order to prevent a slip phenomenon between the reference clocks between the high-order group and the low-order group (in other words, a phenomenon in which the relative time positions at both ends of each frame shift), the clock on the low-order group side must be fixed to the clock on the high-order group main station side. It is necessary to synchronize subordinate to.
第4図は本方式における再生クロックの流れを説明する
概念図で、103は主局(PCM 24 B端局装置)
よう入力する受信パルス列よシクロツク信号(この図の
場合では1.544MHzの連続波成分)を抽出するク
ロック再生回路で、通常の場合と同じ(LO共振回路が
使用される。Fig. 4 is a conceptual diagram explaining the flow of the recovered clock in this system, where 103 is the main station (PCM 24 B terminal equipment).
This is a clock recovery circuit that extracts a cyclic signal (in the case of this figure, a 1.544 MHz continuous wave component) from the input received pulse train, and is the same as in the normal case (LO resonance circuit is used).
104は前記再生されたクロックパルスの低次群側ツク
ロックパルス(この図の場合では392kHz)に変換
するPLL回路で、原パルスを1/139(8kHりに
分局し、更にこれを49逓倍することにより所望の周波
数のパルス列を得るものである。回路性質上、出力パル
スの周波数(392kHz)及び位相は原クロックパル
ス(1,544MHz ) K完全に従属同期する。104 is a PLL circuit that converts the regenerated clock pulse into a low-order clock pulse (392 kHz in the case of this figure), which divides the original pulse into 1/139 (8 kHz) and further multiplies this by 49. By doing this, a pulse train of a desired frequency is obtained.Due to the nature of the circuit, the frequency (392 kHz) and phase of the output pulse are completely dependently synchronized with the original clock pulse (1,544 MHz).
このようにして確立された低次群側クロックは多重化/
分割装置101の送受クロックとして機能するほか、低
次群側(PCM a側)の各端局105m、105b、
105c、105dにおいて再び再生され、これら各端
局の送受信クロ、りとして機能する。The low-order side clock established in this way is multiplexed/
In addition to functioning as a transmission/reception clock for the dividing device 101, each terminal station 105m, 105b on the lower order group side (PCM a side)
It is reproduced again at 105c and 105d, and functions as a transmitting and receiving clock for each of these terminal stations.
つぎにマルチフレームの同期に関し、PCM6システム
4系統を多重化して1系統のPCM 24 Bシステム
を得る場合について説明する。既に説明した通シ、高次
群及び低次群間の各フレームの長さは完全に相等しく設
定されているが、1フレームに含まれるパルス数及びそ
の隣接パルス間の間隔は、高次群及び低次群において全
く異なる。また、多重化装置と、各PCM 6端局間の
距離は夫々異なるため、多重化装置に入力する各系統の
フレームの位相の同期は不完全となるおそれがある。更
に、高次群、低次群の同期はマルチフレーム単位で確立
することが望ましく、このため、低次群側(’PCM
a側)のクロッりに同期した直列2進符号列と入力す、
る各PCM6システムの情報ワードを並列2進符号列と
して1マルチフレ一ム単位に緩衝記憶装置(Burym
n MEMORY )に貯蔵し、これに所定パターンの
フレーム同期用ビットを附加し、高次群側クロックに同
期した直列2次符号列に変換して出力する手段が採られ
る。緩衝釦装置のPCM6の1系統当シ
12 (Frame )X6 (OH/Frame )
X 8 (b)−72X 8 (b)
となる。PCM 24 Bの1系統をPCM 6の4系
統に分割する場合にも同様の手段が冒せられる。Next, regarding multiframe synchronization, a case will be described in which four PCM6 systems are multiplexed to obtain one PCM 24 B system. As already explained, the length of each frame between the high-order group and the low-order group is set to be completely equal, but the number of pulses included in one frame and the interval between adjacent pulses are different from those between the high-order group and the low-order group. completely different. Further, since the distances between the multiplexing device and each of the six PCM terminal stations are different, there is a possibility that the phase synchronization of frames of each system input to the multiplexing device may be incomplete. Furthermore, it is desirable to establish synchronization between the high-order group and the low-order group on a multi-frame basis.
Input the serial binary code string synchronized with the clock of side a),
The information words of each PCM6 system are stored as parallel binary code strings in a buffer memory (Burym) in units of one multi-frame.
n MEMORY ), add a predetermined pattern of frame synchronization bits to this, convert it into a serial secondary code string synchronized with the higher-order group side clock, and output it. 1 system of PCM6 of buffer button device 12 (Frame)X6 (OH/Frame)
X 8 (b) - 72X 8 (b). Similar measures can be taken when dividing one line of PCM 24 B into four lines of PCM 6.
受信側ではFビットのパターンを解読して入力する各パ
ルスについて、鎖側フレームの鎖側通話路の鎖側ビット
かを正確に把握する。第5図(、)及び(b)は夫々多
重化及び分割の場合についての各通話路の流れを示す概
念図である。On the receiving side, the F-bit pattern is decoded to accurately determine whether each input pulse is a chain-side bit of a chain-side channel of a chain-side frame. FIGS. 5(a) and 5(b) are conceptual diagrams showing the flow of each communication path in the case of multiplexing and division, respectively.
以上の基本的構想に基いて構成された回路は第1図(b
) (c)(d)に示されている。第1図(b)の上段
状左側よ少入力するPCM6システム4系統を多重化し
てPCM 24 B 1系統に変化し、これを右側へ向
けて出力する多重化部、同図下段は右側よ多入力す尋ア
張2益B■QPGJ6沼九係統に分割して出力する分割
部であるが、何れも低次群側についてはPCM 6(1
) (通話路番号でOH1、2、3・・・6)のみが図
示されている。最初にシステム多重化の場合について説
明すれば、laは双極性パルス列として入力する受信P
α信号を単極性パルス列に変換して出力するB−U変換
回路、2aはB−U変換回路1aの出力よシ同フレーム
同期信号(Fビットのパルス列)を検出し、情報ワード
の内容を後述の多重化回路4へ向けて出力するフレーム
同期検出回路、3aはフレーム同期検出回路2aと協働
して入力信号のフレーム番号、通話路番号、フレーム間
の境界時刻を検出し、その結果を多重化回路4へ向けて
制御信号として出力する受信パルス発生回路で、その動
作はB−U変換回路1aにより抽出された低次群側クロ
、クパルスにより規制される。The circuit constructed based on the above basic concept is shown in Figure 1 (b
) Shown in (c) and (d). The multiplexing unit multiplexes the four PCM6 systems that receive less input from the left side in the upper row of Fig. 1(b) and converts it into one PCM 24 B system, and outputs it toward the right side. This is a division section that divides the input into A 2 B Q PG J 6 Numa Ku section and outputs it, but for the lower order group side, it is PCM 6 (1
) (Only the communication path numbers OH1, 2, 3...6) are shown. First, to explain the case of system multiplexing, la is the received P input as a bipolar pulse train.
The BU conversion circuit 2a converts the α signal into a unipolar pulse train and outputs it, and the BU conversion circuit 2a detects the same frame synchronization signal (F-bit pulse train) as the output of the BU conversion circuit 1a, and the contents of the information word will be described later. The frame synchronization detection circuit 3a outputs the output to the multiplexing circuit 4 of the frame synchronization detection circuit 2a, detects the frame number, communication path number, and boundary time between frames of the input signal, and multiplexes the results. This is a reception pulse generation circuit that outputs a control signal to the converter circuit 4, and its operation is regulated by the low-order group side black pulses extracted by the BU conversion circuit 1a.
5aは、多重化回路4へ向けて高次群側(この場合は送
信側)のフレーム番号、その他の制御信号を出力し、且
つ必要に応じ、多重化回路4の出力にフレーム同期用ビ
ットi(Fビット)を附加する送信パルス発生回路であ
る。他の低次群側3系統(PCM 6 (2) l (
3) ? (4) )についても同様の出力が得られ滲
係統の出力はOR回路(図示せず)により合成され回線
へ向けて出力される。5a outputs the frame number of the higher-order group side (in this case, the transmitting side) and other control signals to the multiplexing circuit 4, and also outputs a frame synchronization bit i (F This is a transmission pulse generation circuit that adds bits). Other 3 systems on the lower order group side (PCM 6 (2) l (
3)? Similar outputs are obtained for (4) ), and the outputs of the combinations are combined by an OR circuit (not shown) and output to the line.
第1図(c)は多重化回路4の内部構成を示し、4mは
フレーム同期検出回路2aから入力する直列2進符号列
を並列2進符号列に変換する直列/並列変換回路(図中
では8/Pと表示する)、4bは直列/並列変換回路4
aの出力を一時的に貯蔵する緩衝記憶装置(Buffe
r memory ) 。FIG. 1(c) shows the internal configuration of the multiplexing circuit 4, and 4m is a serial/parallel conversion circuit (not shown in the figure) that converts the serial binary code string input from the frame synchronization detection circuit 2a into a parallel binary code string. 8/P), 4b is a serial/parallel conversion circuit 4
A buffer storage device temporarily stores the output of a.
r memory).
4Cは緩衝記憶装置4bの記憶データを読み出し、これ
を直列2進符号列に変換して回線へ向けて出力する並列
/直列変換回路(図中ではP/Sと表示する)、4dは
多重化回路4の各部の動作を制御するマイクロプロセッ
サ二二、ト(MPU )である。4C is a parallel/serial conversion circuit (indicated as P/S in the figure) that reads the data stored in the buffer storage device 4b, converts it into a serial binary code string, and outputs it to the line; 4d is a multiplexer. A microprocessor (MPU) controls the operation of each part of the circuit 4.
以上の構成において、左側から入力するPCM6(1)
システム(OHI、2・・・6)の受信信号はB−U変
換回路2aにより単極性パルス列に変換された後、フレ
ーム同期検出回路21によりフレーム同期に関する情報
を抽出され、情報ワードは入力側クロック(392kH
z )の直列2進符号列として多重化回路4内の直列/
並列変換回路4aに入力し、並列符号列に変換される□
一方、受信パルス発生回路2mはフレーム同期検出回路
3aと共動して、多重回路4へ入力する情報データにつ
いての7レ一ム番号を検出し、その結果を制御信号とし
て、直列/並列変換回路4mを向けて送出する。MPU
4 dは直列/並列変換回路4履よシの指令により同
回路の出力データ(並列2列符号列)をその7レ一ム番
号に応じて緩衝記憶装置4bの所定アドレスに格納する
。入力側の4系統について1マルチフレ一ム分の全情報
データの格納が完了すると、並列/直列変換回路4cは
MPU 4 dに対し、送信指令を発する。MPU 4
dは送信パルス発生回路(lγ)
5aの指令によりマルチフレーム先頭位置にFビットを
附加し、更に同回路5aよシ次々と指示されるフレーム
番号についての情報データを並列/直列変換回路4Cに
転送し、ここで送信側クロック(1,544MHz )
に同期した直列2進符号列に変換され、更にU−B変換
回路6aを経て回線へ出力される。以上の操作は入力側
4系統PCM e (’) t (2) t (3)
t (4)の各システムについて直列的に行われ、その
出力はOR回路により合成され、PGM24Bシステム
1系統として回線側に出力される。In the above configuration, PCM6 (1) input from the left side
After the received signal of the system (OHI, 2...6) is converted into a unipolar pulse train by the BU conversion circuit 2a, information regarding frame synchronization is extracted by the frame synchronization detection circuit 21, and the information word is (392kHz
z) as a serial binary code string in the multiplexing circuit 4.
It is input to the parallel conversion circuit 4a and converted into a parallel code string □
On the other hand, the reception pulse generation circuit 2m works together with the frame synchronization detection circuit 3a to detect the 7 frame number of the information data input to the multiplexing circuit 4, and uses the result as a control signal to control the serial/parallel conversion circuit. Send it out at a distance of 4m. MPU
4d stores the output data (parallel 2-column code string) of the serial/parallel conversion circuit 4 at a predetermined address in the buffer storage device 4b according to the 7-lem number in response to a command from the serial/parallel conversion circuit 4. When the storage of all information data for one multiframe for the four input side systems is completed, the parallel/serial conversion circuit 4c issues a transmission command to the MPU 4d. MPU4
d is a transmission pulse generation circuit (lγ). According to a command from 5a, an F bit is added to the top position of the multi-frame, and the same circuit 5a further transfers information data regarding the frame number instructed one after another to the parallel/serial conversion circuit 4C. Here, the transmitter clock (1,544MHz)
The signal is converted into a serial binary code string synchronized with , and further outputted to the line via the U-B conversion circuit 6a. The above operations are performed on the input side 4 systems PCM e (') t (2) t (3)
t (4) is performed in series for each system, and the outputs are combined by an OR circuit and output to the line side as one PGM24B system.
次に、第1図(b)下段の分割部について、その構成及
び作用を説明する。すなわち、右側よ多入力するPCM
24 Bシステム1系統(通話路番号OH1、2、3
・・・、23.24)をPCM6システム4系統(PC
M 6 (1) 、 (2) 、 (3)及び(4))
に分割する回路網で、図中のlb、2b、3b。Next, the structure and operation of the lower dividing portion in FIG. 1(b) will be explained. In other words, PCM with more inputs from the right side
24 B system 1 system (Call route number OH1, 2, 3
..., 23.24) into four PCM6 systems (PC
M 6 (1), (2), (3) and (4))
The circuit network is divided into lb, 2b, and 3b in the figure.
fib 、6bの各部、機能については、これらによ多
処理される情報の通話路数が異なる点を除けば、同図上
段の1a、2麿、 3 a 、 5 a 、 6aと夫
々同一であるため説明を省略する。7は高次群クロック
1.544 MHzに従属同期した低次群側クロック3
92 kHzを発生するPLL回路8は分割回路である
。なお、受信パルス発生回路3bの動作は、B−U変換
器1bにおいて抽出された高次群側クロック(1,54
4MHz)により規制され、また、送信パルス発生回路
5bの動作はPLL回路7により出力される低次群側ク
ロ、り392 kHzにより規制される。第1図(d)
は分割回路8の内部回路を示し、8a(S/P)は直列
/並列変換回路、8bは緩衝記憶装置、8 c (P
/ S )は並列/直列変換回路、8dはム任Uである
。以上の構成紘低次群側の1系統PCM 6 (1)に
ついてのみ図示されている。The parts and functions of fib and fib 6b are the same as 1a, 2maro, 3a, 5a, and 6a in the upper part of the figure, except that the number of communication paths for information processed by these is different. Therefore, the explanation will be omitted. 7 is the low-order group side clock 3 which is subordinately synchronized with the high-order group clock 1.544 MHz.
The PLL circuit 8 that generates 92 kHz is a split circuit. Note that the operation of the reception pulse generation circuit 3b is based on the higher-order group side clock (1, 54
4 MHz), and the operation of the transmission pulse generating circuit 5b is regulated by the low-order group side black signal output from the PLL circuit 7, which is 392 kHz. Figure 1(d)
indicates the internal circuit of the dividing circuit 8, 8a (S/P) is a serial/parallel conversion circuit, 8b is a buffer storage device, and 8c (P
/S) is a parallel/serial conversion circuit, and 8d is a circuit U. Only one system PCM 6 (1) on the lower order group side of the above configuration is illustrated.
以上の構成において、PCM24Bシステム1系統(O
HI、2,3.・・・23 、24 )が右側よシ入力
し、B−U変換回路1bにより単極性パルス列に変換さ
れ、フレーム同期検出回路2bによりフレーム同期情報
を抽出され、高次群側クロック(1,544MHz )
に同期した情報データとして、分割回路8内の直列/並
列変換回路8aに入力する。一方、受信パルス発生回路
3bはフレーム同期検出回路2bと協働して直列/並列
変換回路8aに入力する情報データについてのフレーム
番号、通話路番号を検出し、その情報を制御信号として
同変換回路8aへ向けて並列的に送出する。直列/並列
変換回路8aは予め定められた通話路(この場合はCH
I′1,2゜・・・6)の情報データのみを並列2進符
号列に変換し、また、MPU8dは同変換回路8aより
の受信指令信号を受けて、前記並列2進データをそのフ
レーム番号に応じて緩衝記憶装置8bの所定アドレス内
に格納する。1マルチフレームについての全情報データ
についての格納が完了すると送信パルス発生回路5bの
指令信号により、MPU 8 dは低次群側(PCM
6 (1) )の先頭位置にFピットを附加し、以後、
送信パルス発生回路5dより次々と指示されるフレーム
番号についての情報データを緩衝記憶装置8bより並列
/直・列変換回路8Cへ転送し、ここで送信側、+Jラ
ックこの場合は392 kHz )に同期した直列2進
符号列に変換され、U−B変換回路6Bにより双極性パ
ルス列に変換された後、PCM 6 (1) 、システ
ムとして回線へ向けて出力される。In the above configuration, one system of PCM24B system (O
HI, 2, 3. ...23, 24) are input from the right side, converted into a unipolar pulse train by the BU conversion circuit 1b, frame synchronization information is extracted by the frame synchronization detection circuit 2b, and the high-order group side clock (1,544 MHz)
The data is input to the serial/parallel conversion circuit 8a in the dividing circuit 8 as information data synchronized with the data. On the other hand, the reception pulse generation circuit 3b cooperates with the frame synchronization detection circuit 2b to detect the frame number and communication path number of the information data input to the serial/parallel conversion circuit 8a, and uses the information as a control signal for the conversion circuit. 8a in parallel. The serial/parallel conversion circuit 8a is connected to a predetermined communication path (in this case, CH
The MPU 8d converts only the information data of I′1, 2°, . It is stored in a predetermined address of the buffer storage device 8b according to the number. When the storage of all information data for one multi-frame is completed, the MPU 8d switches to the lower order group side (PCM
6 (1) Add an F pit to the beginning position of ), and from then on,
The information data regarding the frame numbers sequentially instructed by the transmission pulse generation circuit 5d is transferred from the buffer storage device 8b to the parallel/serial/serial conversion circuit 8C, where it is synchronized with the +J rack (392 kHz in this case) on the transmitting side. The signal is converted into a serial binary code string, and converted into a bipolar pulse string by the U-B conversion circuit 6B, and then outputted to the line as a PCM 6 (1) system.
以上の通、9、PCM6システムの伝送フォーマットは
PCM 24 Bシステムのそれに準拠して設定されて
いるため、両システム間の多重化/分割システムの構成
は極めて簡潔となシ、特に6フレーム置きに挿入されて
いる信号ビット(ダイヤル信号)のために何等特別な処
理を必要としなくなる。高次群側、低次群側の伝送フォ
ーマットが異なる方式では多重化/分割装置内で信号ビ
ットを音声ビットよシ分離し、一時緩衝記憶装置に貯蔵
した後、これを送信符号列内に取)込む手段が必要とな
る。As mentioned above, 9. Since the transmission format of the PCM6 system is set in accordance with that of the PCM24B system, the configuration of the multiplexing/division system between the two systems is extremely simple, especially every 6 frames. No special processing is required for the inserted signal bits (dial signals). In systems where the transmission formats for the high-order group side and the low-order group side are different, the signal bits are separated from the audio bits in the multiplexing/dividing device, stored in a temporary buffer storage device, and then incorporated into the transmission code string. A means is required.
また、多重化により得られた高次群側システムの伝送7
オーπツトはPCM 24 Bシステムのそれと自動的
に一致するため、これをPCM24B端局へ直接に接続
することはもとより、その高次群変換装置への接続も可
能となシ、回線網の経済的運用が可能となる。In addition, transmission 7 of the higher-order group side system obtained by multiplexing
Since the output automatically matches that of the PCM24B system, it is possible to connect it not only directly to the PCM24B terminal station, but also to its higher-order group converter, which contributes to economical operation of the line network. becomes possible.
また、実施例においてはPCM6システムとPCM 2
4 Bシステム間の多重化/分割方式の場合について説
明したが、本発明の適用は、この場合に限定されるもの
ではなく、高次群が例えば、PCM30通話路方式(欧
洲標準方式)の場合、又は低次群がPCM6システム以
外のシステムにある場合にも同様に適用することができ
る。In addition, in the embodiment, a PCM6 system and a PCM2 system are used.
Although the case of the multiplexing/division method between the 4B systems has been described, the application of the present invention is not limited to this case, and the case where the higher-order group is, for example, the PCM30 channel method (European standard method), or It can be similarly applied to cases where the low-order group is in a system other than the PCM6 system.
以上説明した通シ、本発明のPCM通信の分割方式によ
れば、低次群側の伝送フォーマットを高次群側のそれに
一致させ、低次群側のクロックを高次群側のそれに従属
同期させ、且つ入力側クロックに同期して入力する情報
データを1マルチフレームを単位として緩衝記憶装置内
に一時的に貯蔵し、これにフレーム同期用ビットを附加
した後、送信側クロックに同期した直列2進符号列(多
重化の場合は単一系統、分割の場合は複系統)に変換し
て出力するようにしたため、多重化により得られた高次
群側信号の伝送7オーマツトを所望の既存システムの伝
送フォーマットに自動的に一致させ、該既存システムの
端局に直接に接続することが可能となった。In general, according to the PCM communication division method of the present invention as described above, the transmission format on the low-order group side is made to match that on the high-order group side, the clock on the low-order group side is slave-synchronized with that on the high-order group side, and the input Information data that is input in synchronization with the transmitter clock is temporarily stored in a buffer storage device in units of one multiframe, and after adding frame synchronization bits to this, a serial binary code string synchronized with the transmitter clock is generated. (In the case of multiplexing, it is converted into a single system, and in the case of division, it is multiple systems) and output, so the transmission format of the higher-order group side signal obtained by multiplexing is automatically changed to the transmission format of the desired existing system. It has become possible to match the existing system and connect directly to the terminal station of the existing system.
第1図(a) r (b) 、 Cc) + (d)・
・・本発明の一実施例を示す図。同(、)・・・低次群
(PCM 6 )のフレーム及びンルチフレームを示す
図。同(b)・・・多重化/分割回路網の構成を示す図
。同(c) 、 (d)・・・夫々多重化及び分割回路
の内部構成を示す図。第2図・・・PCM 6システム
4系統の多重化及び分割の状態を示す図。第3図・・・
高次群(PCM 24 B )及び低次群(PC!M
6 )のフレームの構成を比較して示す図。第4図・・
・再生クロックの流れを示す概念図。第5図(、) 、
(b)・・・多重化/分割における各通話路の移行を
示す概念図。
符号表
1 a 、 1 b−B−U変換回路、 2 a 、
2 b −フレーム同期検出回路、 3a、3b・
・・受信バ(至))
ルス発生回路、 4・・・多重化回路、 5a。
5b・・・送信パルス発生回路、6a、6b・番・U−
B変換回路、7・・・PT、L回路、 8・・・分割回
路、100・・・線路、lOl・・・多重化装置、
102・・・分割装置、 103・・・クロック再生
回路、104−= PLL回路、 105a、b、c
、d−PCM 6端局装置。Figure 1 (a) r (b) , Cc) + (d)・
. . . A diagram showing an embodiment of the present invention. (,)... A diagram showing a frame of a low order group (PCM 6 ) and a multi-frame. (b) A diagram showing the configuration of a multiplexing/division network. (c), (d)... Diagrams showing the internal configurations of multiplexing and dividing circuits, respectively. FIG. 2: A diagram showing the state of multiplexing and division of four systems of PCM 6 systems. Figure 3...
Higher order group (PCM 24 B ) and lower order group (PC!M
6) is a diagram showing a comparison of the frame configurations of 6). Figure 4...
- Conceptual diagram showing the flow of the reproduced clock. Figure 5 (,),
(b)...A conceptual diagram showing the transition of each communication path in multiplexing/division. Code table 1a, 1b-B-U conversion circuit, 2a,
2b - frame synchronization detection circuit, 3a, 3b.
. . . reception bar (to)) pulse generation circuit, 4 . . multiplexing circuit, 5a. 5b... Transmission pulse generation circuit, 6a, 6b No. U-
B conversion circuit, 7...PT, L circuit, 8...dividing circuit, 100...line, lOl...multiplexer,
102...Dividing device, 103...Clock regeneration circuit, 104-=PLL circuit, 105a, b, c
, d-PCM 6 terminal equipment.
Claims (1)
する単一のPCM通信システムの情報内容を、低次群側
クロック(単数)に同期した複数系統の直列2進符号列
に変換して出力するPCM通信システム分割方式におい
て、 低次群側における伝送形式を高次群側のそれと等しく設
定し、 低次群側のクロックを高次群側のそれに従属同期させ、
且つ 前記入力する情報内容を1マルチフレームでと並列2進
符号列として緩衝記憶装置内に一時的に貯蔵し、該デー
タを予め定められた一定通話数の情報内容に分割して、
その各々により低次群側マルチフレームの情報内容を構
成し、前記情報内容の各々に対し、予め定められた時間
的パターンを有するフレーム同期用ビットを附加した後
、各々を低次群側クロックに同期した直列2進符号に変
換して出力する ことを特徴とするPCM通信システムの分割方式。[Claims] The information content of a single PCM communication system input as a serial binary code string synchronized with a high-order group side clock is converted into a serial binary code string of multiple systems synchronized with a low-order group side clock (single). In the PCM communication system division method that converts and outputs the PCM, the transmission format on the low-order group side is set equal to that on the high-order group side, and the clock on the low-order group side is dependently synchronized with that on the high-order group side,
and temporarily storing the input information content as one multi-frame parallel binary code string in a buffer storage device, dividing the data into information content of a predetermined number of calls,
Each of them constitutes the information content of the low-order group side multi-frame, and after adding frame synchronization bits having a predetermined temporal pattern to each of the information contents, each is converted to the low-order group side clock. A dividing method for a PCM communication system characterized by converting into synchronized serial binary codes and outputting the converted signals.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59245806A JPH0783336B2 (en) | 1984-11-20 | 1984-11-20 | System division method in PCM communication |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59245806A JPH0783336B2 (en) | 1984-11-20 | 1984-11-20 | System division method in PCM communication |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61125240A true JPS61125240A (en) | 1986-06-12 |
JPH0783336B2 JPH0783336B2 (en) | 1995-09-06 |
Family
ID=17139115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59245806A Expired - Lifetime JPH0783336B2 (en) | 1984-11-20 | 1984-11-20 | System division method in PCM communication |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0783336B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6333751U (en) * | 1986-08-21 | 1988-03-04 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57112148A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | System for multiplexing digital signal |
-
1984
- 1984-11-20 JP JP59245806A patent/JPH0783336B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57112148A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | System for multiplexing digital signal |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6333751U (en) * | 1986-08-21 | 1988-03-04 |
Also Published As
Publication number | Publication date |
---|---|
JPH0783336B2 (en) | 1995-09-06 |
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