JPS61123311A - Semiconductor oscillating circuit - Google Patents
Semiconductor oscillating circuitInfo
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- JPS61123311A JPS61123311A JP59244816A JP24481684A JPS61123311A JP S61123311 A JPS61123311 A JP S61123311A JP 59244816 A JP59244816 A JP 59244816A JP 24481684 A JP24481684 A JP 24481684A JP S61123311 A JPS61123311 A JP S61123311A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体発振回路に関し、リング発振回路の安
定動作を図った回路である。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor oscillation circuit, and is a circuit designed for stable operation of a ring oscillation circuit.
従来のリング発振回路は、第７図のように構成されてい
る。即ち、奇数個のインバータ１゜２．３・・・２ｎ、
２ｒｓ−＋１を縦続接続し、最終段から初段に帰還をか
けている。このリング発振回路は、インバータが反転動
作をする際に、集積回路の蓄積容量によりて遅延時間が
あることを利用している。このリング発振回路は、電源
投入時に何れかのインバータがオンし発振動作を得るの
であるが、インバータの段数が多く、また発振周波数が
低く設定されている回路は、電源投入時に、位相の異な
る２つ以上の発振現象が生じることがある。A conventional ring oscillation circuit is constructed as shown in FIG. That is, an odd number of inverters 1°2.3...2n,
2rs-+1 are connected in cascade, and feedback is applied from the final stage to the first stage. This ring oscillation circuit utilizes the fact that when an inverter performs an inversion operation, there is a delay time due to the storage capacity of an integrated circuit. In this ring oscillation circuit, when the power is turned on, one of the inverters is turned on and oscillation operation is obtained.However, in a circuit with a large number of inverter stages and a low oscillation frequency, when the power is turned on, two inverters with different phases are generated. More than one oscillation phenomenon may occur.
このような現象が生じると、例えばインバータの伝達速
度を測定するために該リング発振回路が用いられる場合
、当然正確な測定が不可能となる。さらに、このような
リング発振回路の出力を内部クロックとして使用するデ
バイス、例えばメモリ回路やＣＰＵ等では、発振周波数
が所定の値と異な多動作が遅くなったシ誤動作を生じる
ことになる。When such a phenomenon occurs, for example, when the ring oscillation circuit is used to measure the transmission speed of an inverter, accurate measurement becomes impossible. Furthermore, in devices that use the output of such a ring oscillation circuit as an internal clock, such as a memory circuit or a CPU, malfunctions may occur due to slow operation if the oscillation frequency differs from a predetermined value.
この発明は上記事情に鑑みてなされたもので、２つ以上
の位相の異なる不要な発振、いわゆる寄生発振が生じる
のを防止し、基本発振のみを安定して得ることのできる
半導体発振回路を提供することを目的とする。This invention has been made in view of the above circumstances, and provides a semiconductor oscillation circuit that can prevent unnecessary oscillations with two or more different phases, so-called parasitic oscillations, from occurring and stably obtain only fundamental oscillations. The purpose is to
この発明では、例えば第１図に示すように、奇数個のイ
ンバータで構成される発振ループの中に、制御インバー
タ２を設け、この制御インバータ２の出力が電源投入時
に、少なくとも発振周波数の１周期以上、一定の論理に
固定されるようにして上記目的を達成するものである。In this invention, for example, as shown in FIG. 1, a control inverter 2 is provided in an oscillation loop made up of an odd number of inverters, and when the power is turned on, the output of the control inverter 2 is set at least for one cycle of the oscillation frequency. The above objective is achieved by fixing to a certain logic.
以下この発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例であシ、奇数個の複数のイ
ンバータ１．２．３・・・２ｎ、２ｍ＋１が縦続接続さ
れ、最終段のインバータ２ｒｌ＋１の出力は、初段のイ
ンバータ１の入力に帰還するように構成されている。FIG. 1 shows an embodiment of the present invention, in which an odd number of inverters 1, 2, 3, . It is configured to feed back to the input.
この場合、本発明では、インバータ群の中に、制御イン
バータ２が設けられており、この制御インバータ２は特
に電源投入時に特殊な動作を得る。In this case, in the present invention, a control inverter 2 is provided in the inverter group, and this control inverter 2 obtains a special operation especially when the power is turned on.
制御インバータ２は例えば、ナンド回路１１、抵抗１２
、容量１３によって構成される。即ち、ナンド回路１１
の一方の入力ノードは前段のインバータ１の出力ノード
に接続され、ナンド回路１１の他方のノードは、抵抗１
２と容量１３の各一端の接続部に接続されている。また
抵抗１２の他端は電源Ｖに接続され、容＊１３の他端は
接地ラインに接続される。The control inverter 2 includes, for example, a NAND circuit 11 and a resistor 12.
, a capacitor 13. That is, the NAND circuit 11
One input node of is connected to the output node of the preceding inverter 1, and the other node of the NAND circuit 11 is connected to the resistor 1.
2 and one end of each capacitor 13. Further, the other end of the resistor 12 is connected to the power supply V, and the other end of the capacitor *13 is connected to the ground line.
上記構成の発振回路によれば、電源投入時には、ナンド
回路Ｉノの他方のノードには、抵抗１２と容量１３で定
まる時定数に基づいてロジ、り「１」が印加される。従
って、このロジック「１」が印加されるまでは、ナンド
回路１１の出力は、ロジ、り「１」に固定される。そし
て、前述のロゾ、り「１」が印加されて初めてインバー
タ動作を得るととになり、全体の発振動作が得られる。According to the oscillation circuit having the above configuration, when the power is turned on, a logic "1" is applied to the other node of the NAND circuit I based on the time constant determined by the resistor 12 and the capacitor 13. Therefore, until this logic "1" is applied, the output of the NAND circuit 11 is fixed at logic "1". Then, the inverter operation is obtained only after the above-mentioned low voltage "1" is applied, and the entire oscillation operation is obtained.
この場合、抵抗１２と容量１３によりて定まる時定数は
、発振周波数の１周期よシも大きく設定されている。In this case, the time constant determined by the resistor 12 and capacitor 13 is set larger than one period of the oscillation frequency.
上記のように制御インバータ２が電源投入時には、抵抗
１２と容量１３による遅延手段によって出力を一定に固
定されることによシ、従来生じていた寄生発振を防止す
ることができる。As described above, when the control inverter 2 is powered on, the output is fixed at a constant level by the delay means including the resistor 12 and the capacitor 13, thereby making it possible to prevent parasitic oscillations that conventionally occur.
この発明は上記実施例に限定されるものではなく、制御
インバータとしては種々の実施例が可能でおる・
上記の実施例では、抵抗１２、容量１３による遅延手段
の出力を直接ナンド回路１１の他方のノードに入力した
が、第２図に示すようにインバータ１４．１５を介して
入力するように構成してもよい。The present invention is not limited to the embodiment described above, and various embodiments are possible as a control inverter. In the embodiment described above, the output of the delay means consisting of the resistor 12 and the capacitor 13 is directly connected to the other side of the NAND circuit 11. However, as shown in FIG. 2, the input may be configured to be input via inverters 14 and 15.
電源投入時に遅延手段の出力が徐々に上昇し、ナンド回
路１１が発振ループに依存するようになるが、ナンド回
路１１のしきい値付近で、遅延手段の出力が変動すると
発振開始タイミングにずれが生じることがある。これを
防止するには、第２図の実施例のように、インバータ１
４゜１ｓｔ−追加すれば良く、一層安定した発振動作を
得ることができる。When the power is turned on, the output of the delay means gradually increases, and the NAND circuit 11 becomes dependent on the oscillation loop. However, if the output of the delay means fluctuates near the threshold of the NAND circuit 11, the oscillation start timing shifts. This may occur. To prevent this, as in the embodiment shown in FIG.
It is only necessary to add 4°1st, and even more stable oscillation operation can be obtained.
第３図は更にこの発明の他の実施例を示す。FIG. 3 shows yet another embodiment of the invention.
制御インバータ２としては、ノア回路１６を用いてもよ
い。この場合、抵抗１２が電源側、容量１３が接地側で
あれば、抵抗１２容量１３間の電位は、インバータ１７
を介してノア回路１６の一方のノードに入力される。こ
れはノア回路１６は、一方のノードが論理「０」になっ
て初めて、発振ループに依存するからである。As the control inverter 2, a NOR circuit 16 may be used. In this case, if the resistor 12 is on the power supply side and the capacitor 13 is on the ground side, the potential between the resistor 12 and the capacitor 13 is
The signal is input to one node of the NOR circuit 16 via the NOR circuit 16. This is because the NOR circuit 16 relies on the oscillation loop only after one node becomes a logic "0".
第４図は、更にまた、他の実施例であシ、制御インバー
タ２として、ノア回路１６、抵抗１２、容量１３が用い
られる。この実施例の場合、第３図の実施例に比べて、
容量１３が電源Ｖ側で、抵抗１２が接地側であるから、
先のインバータ１７を省略することができる。FIG. 4 shows yet another embodiment in which a NOR circuit 16, a resistor 12, and a capacitor 13 are used as the control inverter 2. In the case of this embodiment, compared to the embodiment of FIG.
Since the capacitor 13 is on the power supply V side and the resistor 12 is on the ground side,
The previous inverter 17 can be omitted.
第５図の実施例は、制御インバータ２内の容ｆ１３が電
源ｖ側、抵抗１２が接地側に接続され、この接続点の電
圧をインバータ１８．１９を介してノア回路１６の一方
のノードに与える構成である。In the embodiment shown in FIG. 5, the capacitor f13 in the control inverter 2 is connected to the power supply V side, and the resistor 12 is connected to the ground side, and the voltage at this connection point is sent to one node of the NOR circuit 16 through the inverters 18 and 19. It is a configuration that gives.
第６図の実施例は、制御インバータ２内の容量１３が電
源Ｖ側、抵抗１２が接地側に接続され、発振ルー！内に
ナンド回路１１が用いられた場合の構成例である。この
場合には、ナンド回路１１の入力ノードには、インバー
タ２０を介して電源オン時の電圧を加える必要がある。In the embodiment shown in FIG. 6, the capacitor 13 in the control inverter 2 is connected to the power supply V side, the resistor 12 is connected to the ground side, and the oscillation loop! This is a configuration example in which a NAND circuit 11 is used inside. In this case, it is necessary to apply a power-on voltage to the input node of the NAND circuit 11 via the inverter 20.
実施例において、インバータを利用したのは２つの目的
がある。第１は先にも説明したように、制御インバータ
内のナンド回路あるいはノア回路がそのしきい値の近辺
で不安定とならないようにすることである。第２は、時
定数を有する周辺回路（抵抗１２、容量１３）の接続状
態が、第１図から第３図に示す状態と、第４図から第６
図に示す状態のように２通）考えられる。従って、何れ
のタイプの時定数回路でも利用できるように図られてい
る。In the embodiment, the inverter is used for two purposes. The first is to prevent the NAND circuit or NOR circuit within the control inverter from becoming unstable near its threshold value, as described above. The second is that the connection state of the peripheral circuit (resistance 12, capacitor 13) having a time constant is the state shown in FIGS. 1 to 3, and the state shown in FIGS. 4 to 6.
The situation shown in the figure is two possible cases. Therefore, it is possible to use any type of time constant circuit.
以上説明したように、この発明によれば寄生発振が生じ
るのを防止し、基本発振のみを安定して得ることができ
る半導体発振回路を得ることができる。As described above, according to the present invention, it is possible to obtain a semiconductor oscillation circuit that can prevent parasitic oscillations and stably obtain only fundamental oscillations.
第１図はこの発明の一実施例を示す回路図、第２図乃至
第６図はそれぞれこの発明の他の実施例を示す回路図、
第７図は従来のリング発振回路を示す回路図である。
２・・・制御インバータ、１ノ・・・ナンド回路、１２
・・・抵抗、１３・・・容量、１，３，１４，１５゜１
７、ＩＩＩ〜２０−・・インバータ、１５・・・ノア回
路。
出願人代理人 弁理士 鈴 江 武 ２第２ 図
第３０
第４図
第 Ｓ ；コ
第６Ｌ−FIG. 1 is a circuit diagram showing one embodiment of this invention, and FIGS. 2 to 6 are circuit diagrams showing other embodiments of this invention, respectively.
FIG. 7 is a circuit diagram showing a conventional ring oscillation circuit. 2... Control inverter, 1 No.... NAND circuit, 12
...Resistance, 13...Capacity, 1, 3, 14, 15゜1
7, III to 20-... Inverter, 15... NOR circuit. Applicant's agent Patent attorney Takeshi Suzue 2. Figure 2. 30. Figure 4. S; Co. 6L-
Claims (1)
論理回路に帰還させるように構成したリング発振回路に
おいて、前記論理回路の１つが、電源投入時にはその出
力を少なくとも発振周波数の１周期以上の時間一定に固
定する遅延手段にて制御される制御論理回路で構成され
てなることを特徴とする半導体発振回路。In a ring oscillator circuit configured to connect an odd number of logic circuits in cascade and feed back the output of the final stage to the logic circuit of the first stage, one of the logic circuits transmits its output for at least one period of the oscillation frequency when the power is turned on. A semiconductor oscillation circuit comprising a control logic circuit controlled by a delay means that fixes the time to a constant value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244816A JPS61123311A (en) | 1984-11-20 | 1984-11-20 | Semiconductor oscillating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244816A JPS61123311A (en) | 1984-11-20 | 1984-11-20 | Semiconductor oscillating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123311A true JPS61123311A (en) | 1986-06-11 |
Family
ID=17124375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59244816A Pending JPS61123311A (en) | 1984-11-20 | 1984-11-20 | Semiconductor oscillating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123311A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042883A (en) * | 2006-07-11 | 2008-02-21 | Rohm Co Ltd | Semiconductor integrated circuit and electronic apparatus comprising the same |
| JP2011519106A (en) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | Method and apparatus for synchronizing frequency divider units |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143814A (en) * | 1984-08-07 | 1986-03-03 | Mitsubishi Electric Corp | Oscillating circuit |
-
1984
- 1984-11-20 JP JP59244816A patent/JPS61123311A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143814A (en) * | 1984-08-07 | 1986-03-03 | Mitsubishi Electric Corp | Oscillating circuit |
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| JP2008042883A (en) * | 2006-07-11 | 2008-02-21 | Rohm Co Ltd | Semiconductor integrated circuit and electronic apparatus comprising the same |
| JP2011519106A (en) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | Method and apparatus for synchronizing frequency divider units |
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