JPS6112106A - Circuit for extracting differential output - Google Patents

Circuit for extracting differential output

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JPS6112106A
JPS6112106A JP13209284A JP13209284A JPS6112106A JP S6112106 A JPS6112106 A JP S6112106A JP 13209284 A JP13209284 A JP 13209284A JP 13209284 A JP13209284 A JP 13209284A JP S6112106 A JPS6112106 A JP S6112106A
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JP
Japan
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transistor
collector
transistors
circuit
base
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JP13209284A
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Kazuo Hasegawa
和夫 長谷川
Akihiro Murayama
明宏 村山
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

PURPOSE:To prevent an output offset voltage from being caused entirely by connecting a transistor (TR) connected in cascode between a base and collector of an input TR of a current mirror circuit so as to exclude completely the early effect. CONSTITUTION:A collector of the input TR7 is connected in cascode between the base and collector of the TR7 and a bias voltage VB2 is impressed to a base of the TR16. Through the forming of the circuit above, the collector-emitter voltage of all TR pairs 3, 4, and 5, 6, and 7, 8 is made identical and the early effect is eliminated entirely. Thus, the output offset voltage is zeroed completely.

Description

【発明の詳細な説明】 〔発明の技術分野〕 　本発明は位相検波回路に好適な差動出力取出回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a differential output extraction circuit suitable for a phase detection circuit.

〔発明の技術、的背景〕[Technology and background of the invention]

第５図は従来の差動出力取出回路の一例を示す回路図で
ある（特開昭５７−１４１１９１号公報）。FIG. 5 is a circuit diagram showing an example of a conventional differential output extraction circuit (Japanese Unexamined Patent Publication No. 57-141191).

差動接続されたトランジスタ１．２に第１の入力信号が
か供給され、別の差動接続されたトランジスタ３〜６に
第２の入力信号Ｖ、が供給される。トランジスタ３〜６
のコレクタにはカレントミラー回路を構成するトランジ
スタ７．８が接続されるが、この際、トランジスタ３．
５のコレクタはトランジスタ９を介してトランジスタ７
のコレクタに接続さ、れでいる。トランジスタ９のペー
スはトランジスタ１００ベースに１７＆続されている。A first input signal is supplied to the differentially connected transistor 1.2, and a second input signal V is supplied to the further differentially connected transistors 3-6. Transistors 3-6
A transistor 7.8 forming a current mirror circuit is connected to the collector of the transistor 3.8.
The collector of 5 is connected to transistor 7 via transistor 9.
It is connected to the collector of The pace of transistor 9 is connected to the base of transistor 100 by 17&.

トランジスタ７．８のエミッタはそれぞれ抵抗１１゜、
】２を介して電圧源Ｖｃｃ？ＣＩ＃！続されると共和、
と、の電圧源ＶｃｃＫはトランジスタ１ｏｏコレクタが
接続されている。トランジスタ４．６のコレクタは抵抗
１３を介して定電流源１４に接続されると共に、ここか
ら出力信号■。が取り出される。トランジスタ１．２の
エミッタは定電流源１５に接続され、またトランジスタ
１０のペースにはバイアス電圧ＶＢ、が印加される。The emitters of transistors 7 and 8 each have a resistance of 11°,
]2 via the voltage source Vcc? CI#! Republic when continued,
The voltage source VccK of and is connected to the collector of the transistor 1oo. The collector of the transistor 4.6 is connected to a constant current source 14 via a resistor 13, and an output signal (2) is output from there. is taken out. The emitter of the transistor 1.2 is connected to a constant current source 15, and a bias voltage VB is applied to the base of the transistor 10.

上記のような差動電流取出回路は入力信号Ｖ□とＶ２の
乗算器として働き、例えばテレビのカラーキラー検波回
路等に使用される。ここで、上記回路においてトランジ
スタ３．５のコレクタにカスコード接続されたトランジ
スタ９がないと、以下に述べるアーリー効果の影響で乗
算器の出力電流工３、■、に誤差が出る。以下この理由
を一般的に説明する。今、２個のトランジスタのコレク
タ電流をＩｃ１、Ｉｃｚ、コレクタエミッタ間電圧をＶ
ｃｘ　ｔ、Ｖｃｘ　２　ｓベースエミッタ間電圧を共に
等しくＶＢＩ、飽和電流をＩｓ、熱起電力を７丁とし、
アーリー電圧を■とＶｃｘ＋　°Ｖｃ＝　＜　１を条件
忙して取ると以下の関係■ム１ 式が成り立つ。The differential current extraction circuit as described above functions as a multiplier for input signals V□ and V2, and is used, for example, in a color killer detection circuit of a television. Here, in the above circuit, if there is no transistor 9 connected in cascode to the collector of the transistor 3.5, an error will occur in the output current of the multiplier 3 due to the Early effect described below. The reason for this will be generally explained below. Now, let the collector currents of the two transistors be Ic1 and Icz, and the collector-emitter voltage be V.
cx t, Vcx 2 s The base-emitter voltages are both equal to VBI, the saturation current is Is, and the thermoelectromotive force is 7 tones,
If we take the early voltage as ■ and Vcx+ °Vc= < 1 under the condition, the following relationship ■mu1 formula holds true.

Ｉｃｌ　　＝　　　　Ｖ（！Ｅｌ−ＶＣＥ２■　　　　
−１７−−°”°（°） ＝１＋ （３）式にＩＣＩ　−ＩＣ２＋Δ工を代入すると以下の
如くなる。Icl = V(!El-VCE2■
−17−−°”°(°) =1+ Substituting ICI −IC2+Δwork into equation (3) yields the following.

Δ］：　　ＶｃＫｔ　−Ｖｃｐｚ □−一η−−−−−（４） ここで、Ｖｃｘｌ−Ｖｃｘｔ＝　３　Ｖ、■＝１００Ｖ
を（４）式に代入すると、ｍ（＝　３（４）となり、２
個のトランＣ２ ジスタのコレクタエミッタ間電圧が異なると、これらの
トランジスタのコレクタ電流のばらつきは無視し得ない
ものとなる。なお、Ｉｃ、　、Ｉｃ２は第１図の回路に
おける電流工８、■４に対応する。Δ]: VcKt −Vcpz □−1η−−−−−(4) Here, Vcxl−Vcxt= 3 V, ■=100V
Substituting into equation (4), m(= 3(4), 2
If the collector-emitter voltages of the transistors differ, the variations in the collector currents of these transistors cannot be ignored. Note that Ic, , and Ic2 correspond to the currents 8 and 4 in the circuit of FIG.

従って、入力信号Ｖ、＝Ｖ、＝Ｏの場合、トランジスタ
３，４，５，６のコレクタエミッタ間電圧が異なると、
乗算器の出力電流工５、工、はアーリー効果の影響で誤
差（Ｉ、＝Ｉ、十Δ■）が出るため、カレントミラー回
路を構成するトランジスタ７．８が理想的に働いたとし
ても、出力電流工。＝０とならず、オフセット電流ムエ
。（工。＝Ｉａ　　Ｉ４＝Δ工。）が生じ、出力電圧■
。に出力オフセット電圧Δ焉が（ΔＶｏ＝ΔＩＲａ　）
が生じる。但し烏は抵抗１３の抵抗値である。Therefore, in the case of input signal V, =V, =O, if the collector-emitter voltages of transistors 3, 4, 5, and 6 are different,
The output current of the multiplier 5, 5, has an error (I, = I, 1 Δ■) due to the Early effect, so even if the transistors 7 and 8 forming the current mirror circuit work ideally, Output current engineer. = 0, and the offset current is not 0. (Work.=Ia I4=ΔWork.) occurs, and the output voltage ■
. The output offset voltage Δ is (ΔVo=ΔIRa)
occurs. However, the resistance value is the resistance value of the resistor 13.

しかし、第５図に示した回路では、上述した如くトラン
ジスタ９をトランジスタ３．５のコレクタにカスコード
接続しているため、このトランジスタ９のベースに適切
なバイアス電圧Ｖ町を印加することにより、トランジス
タ３．４．５．６のコレクタエミッタ間電圧を同一にす
ることができ、上記アーリー効果の問題を解決している
。However, in the circuit shown in FIG. 5, since the transistor 9 is cascode-connected to the collector of the transistor 3.5 as described above, by applying an appropriate bias voltage V to the base of the transistor 9, the transistor The collector-emitter voltages of 3.4.5.6 can be made the same, which solves the problem of the Early effect.

〔背景技術の問題点〕[Problems with background technology]

しかし、上記のようなアーリー効果によるオフセット電
圧の解消方法は、以下の理由により不完全である。即ち
、乗算器を構成するトランジスタ３．４．５．６のコレ
クタエミッタ間電圧は等しくできても、カレントミラー
回路を構成するトランジスタ７．８のコレクタエミッタ
間電圧を等しくすることができない。このため、実際に
は、このカレントミラー回路に対するアーリー効果の影
響でＩａ”Ｉｎ＋ΔＩｏ！となり、出力にオフセット電
圧■。１＝Δ！ｏＸＲａが発生する。この結果、テレビ
のカラー検波回路等に第１図に示した従来の差動出力取
出回路を使用した場合は、出力オフセット電圧によって
、カラーキラーが誤動作するという欠点を完全に解消す
ることができないという問題があった。However, the method for eliminating the offset voltage due to the Early effect as described above is incomplete for the following reasons. That is, even if the collector-emitter voltages of the transistors 3.4.5.6 forming the multiplier can be made equal, the collector-emitter voltages of the transistor 7.8 forming the current mirror circuit cannot be made equal. Therefore, in reality, due to the Early effect on this current mirror circuit, Ia''In+ΔIo! occurs, and an offset voltage ■.1=Δ!oXRa is generated at the output.As a result, the first When the conventional differential output extraction circuit shown in the figure is used, there is a problem in that it is not possible to completely eliminate the drawback that the color killer malfunctions due to the output offset voltage.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記の欠点に鑑み、アーリー効果の影
響を完全に排除して出力にオフセット電圧が全く生じな
い差動出力取出回路を提供することにある。SUMMARY OF THE INVENTION In view of the above drawbacks, an object of the present invention is to provide a differential output take-out circuit that completely eliminates the influence of the Early effect and causes no offset voltage at the output.

〔発明の概要〕 本発明は、差動出力を供給する第１及び第２のトランジ
スタのコレクタが、第３及びＭ４のトランジスタのコレ
クタにそれぞれ接続されると共に、前記第３のトランジ
スタを入力側、前記第４のトランジスタを出力側として
前記第３及び第４のトランジスタにより構成されるカレ
ントミラー回路を有し、前記第２及び第４のトランジス
タのコレクタが負荷を通じて直流電源に接続されて前記
負荷に前記差動出力が取り出される差動出力取出回路に
おいて、前記ｌｌＸ３のトランジスタのベースコレジタ
間にカスコード接続された第５のトランジスタを設け、
この第５のトランジスタのペースにバイアス電圧を印加
して、前記第１．第２、第３及び第４のトランジスタの
コレクタエミッタ間電圧を等しくさせることにより、上
記目的を達成するものである。[Summary of the Invention] According to the present invention, the collectors of the first and second transistors that supply differential output are connected to the collectors of the third and M4 transistors, respectively, and the third transistor is connected to the input side, It has a current mirror circuit constituted by the third and fourth transistors with the fourth transistor as the output side, and the collectors of the second and fourth transistors are connected to the DC power supply through the load to connect to the load. In the differential output extraction circuit from which the differential output is extracted, a fifth transistor is provided in cascode connection between the base and collector of the llX3 transistor,
A bias voltage is applied to the pace of this fifth transistor, and a bias voltage is applied to the pace of the first transistor. The above object is achieved by making the collector-emitter voltages of the second, third and fourth transistors equal.

〔発明の実施例〕[Embodiments of the invention]

以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照しつつ説明する。、第１図は本発明の
差動出力取出回路の一実施例を示す回路図である。差動
出力を供給するトランジスタ３．５のコレクタに、カレ
ントミラー回路を構成する入力用トランジスタ７の；レ
クタが直接接続され、丈に、このトランジスタ７のペー
スコレクタ間にトランジスタ１６がカスコード接続され
ている。乙のトランジスタ１６のベースはトランジスタ
１００ペースに接続されている。他の回路構成は第３図
に示した従来例と同一であるため説明は省略する。なお
、図中破線で囲んだ部分がカレントミラー回路部である
。An embodiment of the present invention will be described below with reference to the drawings, in which the same parts as those of the conventional example are given the same reference numerals. , FIG. 1 is a circuit diagram showing an embodiment of the differential output extraction circuit of the present invention. The collector of the input transistor 7 constituting the current mirror circuit is directly connected to the collector of the transistor 3.5 that supplies the differential output, and the transistor 16 is connected in cascode between the pace collectors of the transistor 7. There is. The base of the second transistor 16 is connected to the transistor 100 base. The other circuit configurations are the same as the conventional example shown in FIG. 3, so explanations will be omitted. Note that the part surrounded by the broken line in the figure is the current mirror circuit section.

次に本実施例の動作について説明する。トランジスタ五
６のベースにはバイアス電圧Ｖｍ２が加えられている。Next, the operation of this embodiment will be explained. A bias voltage Vm2 is applied to the base of the transistor 56.

ζζで、トランジスタ１Ｇのペースエミッタ電圧をＶｍ
ｔｕとすると、トランジスタ７のコレクタ電圧−は以下
の式で示される。ζζ, the pace emitter voltage of transistor 1G is Vm
When tu is assumed, the collector voltage of the transistor 7 is expressed by the following equation.

Ｖａ＝Ｖｍ＊−■蔦ｓ＠−（５） 次に心入力信号■、＝ｖ！−〇で出力電流工◎＝Ｏの時
、トランジスタ１００ベースエミッタ間電圧をＶＢ恥、
抵抗１３の値を鳥とすると、トランジスタ８のコレクタ
電圧ｖＯは以下の式で示される。Va = Vm * - ■ Tsuta s @ - (5) Next, cardiac input signal ■, = v! −When the output current is ◎=O, the voltage between the base and emitter of the transistor 100 is VB,
Assuming that the value of the resistor 13 is a bird, the collector voltage vO of the transistor 8 is expressed by the following equation.

Ｖａ　−Ｖｎ　、　−Ｖｌ１１０＋　Ｉ。＋１Ｒ１１＝
Ｖｍ　、−Ｎ−罵、。　　　　　　　　　−（６）こと
で、トランジスタｌｆｔ、１０のベース二室ツタ間電圧
は略等しいので、−１６＝“−１０として、（５）式を
（６）弐に代入すると、　Ｖａ”’Ｖｏとなる。Va −Vn, −Vl110+ I. +1R11=
Vm, -N-expletive,. - (6) As a result, the voltage between the base and two chambers of transistor lft, 10 is approximately equal, so by setting -16 = "-10" and substituting equation (5) into (6) 2, we get Va"'Vo. .

従うて、トランジスタ７のコレクタ電圧ＶａはＶａｚη
となり、全てのトランジスタベア３．４と５．６と、７
．６のコレクタエミッタ間電圧は等しくなり、アーリー
効果の影響は全くなくなる。とのため、 Ｉｓ　＝Ｉ４−・（７）となる。ところで出力電流工。Therefore, the collector voltage Va of the transistor 7 is Vazη
So, all transistor bears 3.4, 5.6, and 7
．． The collector-emitter voltages of No. 6 become equal, and the influence of the Early effect is completely eliminated. Therefore, Is = I4- (7). By the way, the output current engineer.

は次式の如（示される。is shown as the following equation.

Ｉｏ　”　Ｉｎ　−Ｉｎ　””　（８）ことでトランジ
スタ７．８の電流増幅率βを無限大であると仮定すると
、　Ｉａ＝Ｉａ＝Ｉａとなるため、この関係と（７）式
の関係を（８）式に代入して工。＝０を得る。即ち、オ
フセット電流がなくなるため、出力オフセット電圧もな
（なる。Io "In - In "" (8) Therefore, assuming that the current amplification factor β of transistor 7.8 is infinite, Ia=Ia=Ia, so this relationship and the relationship in equation (7) can be expressed as ( Substituting into equation 8) yields 0. In other words, since the offset current disappears, the output offset voltage also becomes zero.

本実施例によれば、差動出力を供給するトランジスタ３
のコレクタに接続されるトランジスタ７のペースコレク
タ間にカスケードにトランジスタ１６を接続し、且つこ
のトランジスタ１６のベースにバイアス電圧Ｖ工を印加
することにより、トランジスタ７．８のコレクタエミッ
タ間電圧も等しくすることができ、アーリー効果の影響
を完全に排除して出力オフセット電圧を完全ＫＯにする
ことができる。とのため本回路をカラーキラー検波回路
に使用した場合、カラーキラーが出力オフセット電圧に
より誤動作するとい５欠点を完全になくすととができる
。According to this embodiment, the transistor 3 that supplies the differential output
By connecting a transistor 16 in cascade between the pace collectors of the transistors 7 connected to the collectors of the transistors 7 and 8 and applying a bias voltage V to the base of the transistors 16, the collector-emitter voltages of the transistors 7 and 8 are also made equal. It is possible to completely eliminate the influence of the Early effect and make the output offset voltage completely KO. Therefore, when this circuit is used in a color killer detection circuit, the five drawbacks of the color killer malfunctioning due to the output offset voltage can be completely eliminated.

第２図は本発明の他の実施例を示した回路図である。差
動対を構成するトランジスタ３〜６の中で、トランジス
タ３．５のコレクタはトランジスタ１８、抵抗１１を介
して電圧源Ｖｃｃに、トランジスタ４４６の；レクタは
トランジスタ１９．抵抗１２を介して電圧源ＶｃｃＫ接
続されている。トランジスタ１８０ベースとコレクタは
接続され、更にこのベースはトランジスタ２００ベース
に接続されている。トランジスタ２０のエミッタは抵抗
２１を介して電圧源Ｖｃｃ　Ｋ接続されている。トラン
ジスタ１９のペースとエミッタは接続され、′！ｊ！、
忙仁のペースはトランジスタ２２０ベースに接続されて
いる。トランジスタ２２のエミッタは抵抗２１を介して
電圧源ＶｃｃＫ接続されている。ここで差動出力を供給
するトランジスタ２０のコレ′クタはトランジスタ２４
のコレクタに接続され、同じく差動出力を供給するトラ
ンジスタ２２の；レクタはトランジスタ２５のコレクタ
に接続されている。トランジスタ２４０ベースとコレク
タ間にはトランジスタ２６がカスケードに接続され、こ
のトランジスタ２Ｇのベースはトランジスタ２７のベー
スに接続されている。トランジスタ２７のエミッタは電
流源１４を介し電圧源Ｖｃｃに接続されている。トラン
ジスタ２４のエミッタは抵抗２８を介して接地され、ト
ランジスタ２５のエミッタは抵抗２９を介して接地され
ている。トランジスタ２２のコレクタから出力電圧■ｏ
が取り出され、このコレクタは抵抗１３を介してトラン
ジスタ２７のエミッタに接続されている。また、トラン
ジスタ２７のベースにはバイアス電圧■。が印加される
。なお、図中破線で囲んだ部分はカレントミラー回路部
である。FIG. 2 is a circuit diagram showing another embodiment of the present invention. Among the transistors 3 to 6 forming the differential pair, the collector of the transistor 3.5 is connected to the voltage source Vcc via the transistor 18 and the resistor 11; It is connected to a voltage source VccK via a resistor 12. The base and collector of transistor 180 are connected, and the base is further connected to the base of transistor 200. The emitter of transistor 20 is connected to voltage source Vcc K via resistor 21. The pace and emitter of transistor 19 are connected and '! j! ,
The busy pace is connected to the base of transistor 220. The emitter of the transistor 22 is connected to the voltage source VccK via the resistor 21. Here, the collector of the transistor 20 supplying the differential output is the transistor 24.
The collector of transistor 22, which also supplies a differential output, is connected to the collector of transistor 25. A transistor 26 is connected in cascade between the base and collector of transistor 240, and the base of transistor 2G is connected to the base of transistor 27. The emitter of transistor 27 is connected to voltage source Vcc via current source 14. The emitter of the transistor 24 is grounded via a resistor 28, and the emitter of the transistor 25 is grounded via a resistor 29. Output voltage ■o from the collector of transistor 22
is taken out, and its collector is connected to the emitter of the transistor 27 via the resistor 13. Also, a bias voltage ■ is applied to the base of the transistor 27. is applied. Note that the portion surrounded by a broken line in the figure is a current mirror circuit section.

第２図に示した回路は第１図に示した回路の狭い出力ダ
イナミックレンジを広げると共に、電源電圧利用率を向
上させて低電圧の電圧源Ｖｃｃでも使用できるよう圧し
たものである。本回路でも、破線の枠内のカレントミラ
ー回路を構成するトランジスタ２４のベースコレクタ間
にカスコード接続されているトランジスタ２６０ベース
にバイアス電圧Ｖｎ、を印加することにより、トランジ
スタ３．４，５，６のコレクタエミッタ間電圧を等しく
シ、又、トランジスタ１８．１９のコレクタエミッタ間
電圧を等しくし、更にトランジスタ２０゜２２のコレク
タエミッタ間電圧を等しくシ、又、トランジスタ２４．
２５のコレクタエミッタ間電圧を等しくしている。従っ
て、図中電流Ｉ、＝Ｉ、、Ｌ＝Ｉｓ、Ｉ、＝Ｉ！。の関
係が成り立ち、且つトランジスタ２４．２５の電流増幅
率βを無限大に仮定すると、Ｉｙ”Ｉｅとなる。従って
前実施例と同様に■。＝Ｉ、−Ｉ、。＝Ｏとなる。本実
施例も出力オフセット電圧を全くな（シ、アーリー効果
の影響を完全に排除して、前実施例と同様の効果がある
。The circuit shown in FIG. 2 widens the narrow output dynamic range of the circuit shown in FIG. 1, and improves the power supply voltage utilization rate so that it can be used even with a low voltage source Vcc. In this circuit as well, by applying the bias voltage Vn to the base of the transistor 260 connected in cascode between the base and collector of the transistor 24 constituting the current mirror circuit within the frame of the broken line, the transistors 3, 4, 5, and 6 are The collector-emitter voltages of transistors 18 and 19 are made equal, and the collector-emitter voltages of transistors 20 and 22 are made equal, and transistors 24 and 24.
The collector-emitter voltages of 25 are made equal. Therefore, in the figure, the current I, = I, L = Is, I, = I! . If the relationship holds true and the current amplification factor β of the transistor 24.25 is assumed to be infinite, then Iy''Ie.Therefore, as in the previous embodiment, ■.=I, -I, .=O. This embodiment also completely eliminates the output offset voltage (i.e., the influence of the Early effect) and has the same effect as the previous embodiment.

第３図は第１図に示した回路において、βが有限である
場合を考慮したカレントミラー回路の他の実施例で、ト
ランジスタ７０ベースとトランジスタ１６のコレクタと
の間にトランジスタ３０がカスコード接続されており、
このトランジスタ３０によ）て、電流増幅率をβ倍改善
してβ補償を行ない、第１図の回路におけるＬ＝Ｌの関
係を確保するものである。FIG. 3 shows another embodiment of a current mirror circuit in which β is finite in the circuit shown in FIG. and
This transistor 30 improves the current amplification factor by a factor of β, performs β compensation, and ensures the relationship L=L in the circuit of FIG.

第４図は第２図に示した回路において、βが有限である
場合を考慮したカレントミラー回路の他の実施例である
。トランジスタ２４０ベースとトランジスタ２６のコレ
クタ間にトランジスタ３１がカスコード接続されており
、このトランジスタ３１によって電流増＠率をβ倍改善
し、第３図の例と同様にβ補償を行な５ものである。FIG. 4 shows another embodiment of the current mirror circuit in consideration of the case where β is finite in the circuit shown in FIG. A transistor 31 is connected in cascode between the base of the transistor 240 and the collector of the transistor 26, and this transistor 31 improves the current increase rate by a factor of β, and performs β compensation in the same manner as the example shown in FIG. .

〔発明の効果〕〔Effect of the invention〕

以上記述した如く本発明の差動出力取出回路によれば、
差動電流を出力する差動対へ電流を供給するカレントミ
ラー回路の入力用トランジスタのベースコレクタ間にト
ランジスタをカスコード接続し、且つこのトランジスタ
のベースにバイアス電圧を印加することにより、アーリ
ー効果の影響を完全に排除して、出力にオフセット電圧
が全く生じないようにし得る効果がある。As described above, according to the differential output extraction circuit of the present invention,
By connecting a transistor in cascode between the base and collector of the input transistor of a current mirror circuit that supplies current to a differential pair that outputs a differential current, and applying a bias voltage to the base of this transistor, the influence of the Early effect can be reduced. This has the effect of completely eliminating offset voltage at the output.

【図面の簡単な説明】[Brief explanation of the drawing]

第ｘｌｌは本発明の差動出力取出回路の一実施例を示し
た回路図、第２図は本発明の他の実施例を示した回路図
、第３図は第１図に示した回路に適用されるカレントミ
ラー回路の他の実施例を示した回路図、第４図は第２図
に示した回路に適用されるカレントミラー回路の他の実
施例を示した回路図、第５図は従来の差動出力取出口路
の一例を示した回路図である。 １．２．３．４．５．６．７．８．１０．１６．２６．
２７．３０．３１・・・トランジスタ エ１．１２，１３・・・抵抗 代理人　弁理士　則　近　憲　佑 第１図 第３図 第２図 第４図No. xll is a circuit diagram showing one embodiment of the differential output extraction circuit of the present invention, FIG. FIG. 4 is a circuit diagram showing another example of the current mirror circuit applied to the circuit shown in FIG. 2, and FIG. 5 is a circuit diagram showing another example of the current mirror circuit applied to the circuit shown in FIG. FIG. 2 is a circuit diagram showing an example of a conventional differential output output path. 1.2.3.4.5.6.7.8.10.16.26.
27.30.31...Transistor 1.12,13...Resistance Agent Patent Attorney Noriyuki ChikaFigure 1Figure 3Figure 2Figure 4

Claims (1)

【特許請求の範囲】[Claims] 差動出力を供給する第１及び第２のトランジスタのコレ
クタが、第３及び第４のトランジスタのコレクタにそれ
ぞれ接続されると共に、前記第３のトランジスタを入力
側、前記第４のトランジスタを出力側として前記第３及
び第４のトランジスタにより構成されるカレントミラー
回路を有し、前記第２及び第４のトランジスタのコレク
タが負荷を通じて直流電源に接続されて前記負荷に前記
差動出力が取り出される差動出力取出回路において、前
記第３のトランジスタのベースコレクタ間にカスコード
接続された第５のトランジスタを設け、この第５のトラ
ンジスタのベースにバイアス電圧を印加して、前記第１
、第２、第３及び第４のトランジスタのコレクタエミッ
タ間電圧を等しくさせたことを特徴とする差動出力取出
回路。The collectors of the first and second transistors that supply differential output are connected to the collectors of the third and fourth transistors, respectively, and the third transistor is connected to the input side and the fourth transistor is connected to the output side. a current mirror circuit configured by the third and fourth transistors, the collectors of the second and fourth transistors are connected to a DC power supply through a load, and the differential output is taken out to the load. In the dynamic output extraction circuit, a fifth transistor is provided in cascode connection between the base and collector of the third transistor, and a bias voltage is applied to the base of the fifth transistor to
, a differential output take-out circuit characterized in that the collector-emitter voltages of the second, third and fourth transistors are made equal.
JP13209284A 1984-06-28 1984-06-28 Circuit for extracting differential output Pending JPS6112106A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300803B1 (en) 1999-01-21 2001-10-09 Nec Corporation Phase-comparison circuit

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* Cited by examiner, † Cited by third party
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US6300803B1 (en) 1999-01-21 2001-10-09 Nec Corporation Phase-comparison circuit

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