JPS61121029U - - Google Patents
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- Publication number
- JPS61121029U JPS61121029U JP388685U JP388685U JPS61121029U JP S61121029 U JPS61121029 U JP S61121029U JP 388685 U JP388685 U JP 388685U JP 388685 U JP388685 U JP 388685U JP S61121029 U JPS61121029 U JP S61121029U
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- base
- transistors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案の一実施例を示す回路図、第２
図はその応用例を示す不一検出回路の概略構成図
、第３図は本考案の他の実施例を示す回路図、第
４図は従来の電源不要のＥＯＲ回路の一例を示す
回路図である。 図中、Ｑ３，Ｑ４はトランジスタ、Ｒ４〜Ｒ９
は抵抗である。
図はその応用例を示す不一検出回路の概略構成図
、第３図は本考案の他の実施例を示す回路図、第
４図は従来の電源不要のＥＯＲ回路の一例を示す
回路図である。 図中、Ｑ３，Ｑ４はトランジスタ、Ｒ４〜Ｒ９
は抵抗である。
Claims (1)
- 第１および第２の入力をそれぞれエミツタに受
ける第１および第２のトランジスタと、該第１の
入力を該第２のトランジスタのベースに、また該
第２の入力を該第１のトランジスタのベースにそ
れぞれ与える抵抗とを備え、該第１および第２の
トランジスタのコレクタを共通に接続して出力端
子とすることを特徴とする排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP388685U JPS61121029U (ja) | 1985-01-16 | 1985-01-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP388685U JPS61121029U (ja) | 1985-01-16 | 1985-01-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121029U true JPS61121029U (ja) | 1986-07-30 |
Family
ID=30478935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP388685U Pending JPS61121029U (ja) | 1985-01-16 | 1985-01-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121029U (ja) |
-
1985
- 1985-01-16 JP JP388685U patent/JPS61121029U/ja active Pending
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