JPS61120596A - Signal controller in electronic exchange - Google Patents
Signal controller in electronic exchangeInfo
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- JPS61120596A JPS61120596A JP24067384A JP24067384A JPS61120596A JP S61120596 A JPS61120596 A JP S61120596A JP 24067384 A JP24067384 A JP 24067384A JP 24067384 A JP24067384 A JP 24067384A JP S61120596 A JPS61120596 A JP S61120596A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54575—Software application
- H04Q3/54591—Supervision, e.g. fault localisation, traffic measurements, avoiding errors, failure recovery, monitoring, statistical analysis
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、国際電信電話諮問委員会（ＣＣＩＴＴ ）勧
告、Ｎａ３信号方式を扱う電子交換機の共通線信号制御
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a common line signal control device for an electronic exchange that handles the Na3 signaling system recommended by the International Telegraph and Telephone Consultative Committee (CCITT).
共通線信号制御方式は、交換機間の呼の制御信号をパケ
ット形の信号ユニットとして送受する方式である。従っ
て、信号の誤り制御、ルーチング。The common channel signal control method is a method for transmitting and receiving call control signals between exchanges as packet-type signal units. Therefore, error control and routing of signals.
フロー制御等を行う必要がある。このため、プロセッサ
は信号ユニット処理に、多くの処理ステップを要するた
め、交換機はあらかじめこのための能力を見込んでおく
か、または別プロセッサを設ける等の処理が必要となる
。It is necessary to perform flow control, etc. For this reason, since the processor requires many processing steps for signal unit processing, it is necessary for the switching equipment to have a capacity for this in advance, or to provide a separate processor.
本発明の目的は、交換機における共通線信号制御装置を
、経済的に提供することにある。An object of the present invention is to economically provide a common line signal control device in an exchange.
このために本発明では複数の回線リンク対応のτコ
回線制御装置に対し網制御装置を設け、かつ信号トラヒ
ック量に対応して、該網制御装置を複数個設け、網制御
装置群の信号の中継用に共有メモリを設け、かつ交換処
理プロセッサ群と網制御装置群はバスで接続する。To this end, in the present invention, a network control device is provided for each τ line control device that is compatible with a plurality of line links, and a plurality of network control devices are provided corresponding to the amount of signal traffic, so that the signals of the network control device group can be controlled. A shared memory is provided for relaying, and the exchange processing processor group and network control device group are connected via a bus.
以下、本発明の一実施例を第１図と第２図により説明す
る。第１図は１本発明における電子交換機における共通
線信号制御装置の全体構成を示したものである。ここで
、１０１は共通線信号用のリンク、１０２Ｃ５Ｅ１１〜
Ｃ３Ｅｎｊは、リンク対応に設けて、共通線信号ユニッ
トの識別、誤り検出、シーケンス番号制御による誤り訂
正、信号誤り率監視等を行うマイクロプロセッサ制御に
よる回線制御装置である。１０４Ｃ３Ｐ１〜Ｃ３Ｐｎは
、信号ユニットの交換処理プロセッサへの中継９回線間
の中継を行い、かつ流量制御、ルーチングチ御等を行う
、信号網制御装置である。An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. FIG. 1 shows the overall configuration of a common line signal control device in an electronic exchange according to the present invention. Here, 101 is a link for common line signals, 102C5E11~
C3Enj is a microprocessor-controlled line control device that is provided for links and performs common line signal unit identification, error detection, error correction by sequence number control, signal error rate monitoring, and the like. 104C3P1 to C3Pn are signal network control devices that relay between nine relay lines to the signal unit exchange processing processor, and perform flow rate control, routing control, etc.
１０３は、Ｃ８ＥとＣ８Ｐを接続するバスである。103 is a bus connecting C8E and C8P.
１１０６Ｃは、ｃｓｐ間の信号ユニットの中継等の信号
ユニットのバッファ、及びルーチングチ−プル等を格納
する全Ｃ５Ｐに対しての共有メモリである。１０８ＣＰ
ｌ〜ＣＰｍは交換処理プロセッサである。１０７はｃｓ
ｐ、ｃｐ間を接続するバスである。１０１０９Ｏは、交
換機の保守、運用を行うプロセッサである。1106C is a shared memory for all C5Ps that stores buffers for signal units such as relaying signal units between CSPs, routing chips, and the like. 108CP
1 to CPm are exchange processing processors. 107 is cs
This is a bus that connects p and cp. 10109O is a processor that maintains and operates the exchange.
次に、第１図において動作を説明する。信号ユニット受
信の場合リンク１０１よりの信号ユニットは、Ｃ：５Ｅ
１１に送られ、ここで、信号ユニット識別、誤り検出、
シーケンス番号検査による誤り訂正、再送要求処理等が
行われ、正常な信号ユニットはＣ５ＰＩ （１０４）に
送られる。Ｃ８Ｐでは信号ユニットに含まれている着信
局番号、及び通話回線番号により、ＣＭ （１０６）の
ルーチングチ−プルを参照し、該当する通話回線が収容
されているＣＰ （１０８）へバス１０６を経由し。Next, the operation will be explained with reference to FIG. In the case of signal unit reception, the signal unit from link 101 is C:5E.
11, where signal unit identification, error detection,
Error correction by sequence number checking, retransmission request processing, etc. are performed, and normal signal units are sent to C5PI (104). C8P refers to the routing number of CM (106) using the called station number and call line number included in the signal unit, and routes via bus 106 to CP (108) where the corresponding call line is accommodated. death.
信号ユニットを送る。また、上記処理において、信号ユ
ニットが、他局への中継をするものであれば、ＣＭ （
１０６）にある中継先の該当Ｃ５Ｅ（１０２）対応のバ
ッファに該信号ユニットを格納する。Send signal unit. In addition, in the above processing, if the signal unit relays to another station, CM (
The signal unit is stored in the buffer corresponding to the relay destination C5E (102) in 106).
次に、信号ユニットの送信処理の場合を述べる。Next, the case of signal unit transmission processing will be described.
ＣＰＩ （１０８）よりの呼制御情報は、信号ユニット
として、相手局番号、対応通話回線番号が付与された形
で、Ｃ３ＰＩ （１０４）へ送られる。The call control information from the CPI (108) is sent as a signal unit to the C3PI (104) in the form of a partner station number and a corresponding call line number.
この時、ＣＰ （１０８）とＣ３Ｐ （１０４）とは。At this time, what are CP (108) and C3P (104)?
あらかじめ、信号トラヒック景に応じ反対応付けをして
おく、これは、必ずしも、該当ｃＳＰに接続されている
Ｃ５Ｅ （１０２）に対応しなくてもよい、、Ｃ３Ｐ１
で受けた信号ユニットは、ＣＭ（１０６）のルーチング
チ−プルに従って、宛先ｆ７）Ｃ５Ｅ （１０２）が決
定され、ＣＭ （１０６）内のＣ８Ｅ対応に設けられた
、送信バッファに格納される。この送信バッファには、
他Ｃ３Ｅよりの受信信号ユニットで、該ＣＳＥへ中継さ
れて出力される信号ユニットも収容される。Inverse mapping is done in advance according to the signal traffic scene. This does not necessarily have to correspond to the C5E (102) connected to the relevant cSP. C3P1
The destination f7)C5E (102) of the signal unit received at CM (106) is determined according to the routing number of CM (106), and is stored in a transmission buffer provided corresponding to C8E in CM (106). This send buffer contains
Also accommodated are signal units received from other C3Es and signal units relayed to and output from the CSE.
第１図には示されていないが、交換局の信号ユニットの
トラヒックの少い局でＣ８Ｐが１台の場合の構成も可能
である。この場合、ＣＭ（１０６）を設置せず４こ、Ｃ
８Ｐ内のメモリで同等の機能をはたす。Although not shown in FIG. 1, a configuration in which there is only one C8P in a switching center with a low traffic signal unit is also possible. In this case, without installing CM (106), 4 C
The memory in 8P performs the same function.
さらに、交換局規模が小さく、ｃｐの処理能力に余裕の
ある場合、Ｃ８ＥをＣＰに接続し、ＣＰで、ｃｓｐで行
なった処理を行い、Ｃ５Ｐ、ＣＭを省く構成も可能であ
る。Furthermore, if the switching center is small and the CP has sufficient processing capacity, it is possible to connect the C8E to the CP, perform the processing performed by the CSP in the CP, and omit the C5P and CM.
第２図は、Ｃ８ＥとＣ８Ｐの構成を示した図である。２
０１は、第１図の１０１と同じ信号用リンクである。２
０２ （ＤＬＣ）は信号リンクを接続し、信号ユニット
の識別、誤り検査符号による誤り検出等の機能を有する
回線制御部、２０３、ＤＭＡＣは、ダイレクトメモリア
クセス制御回路であり、ＤＬＣ（２０２）とメモリＲＡ
Ｍ （２０６）との直接データ転送を行う、２０４ＭＣ
ＰＵは、回線制御装置を制御するマイクロプロセッサ。FIG. 2 is a diagram showing the configuration of C8E and C8P. 2
01 is the same signal link as 101 in FIG. 2
02 (DLC) is a line control unit that connects signal links and has functions such as signal unit identification and error detection using error check codes, 203 and DMAC are direct memory access control circuits that connect DLC (202) and memory. R.A.
204MC, which performs direct data transfer with M (206)
PU is a microprocessor that controls the line control device.
２０６ ＲＯＭは、ＭＣ，ＰＵ （２０４）用のプログ
ラムを格納しているリードオンリーメモリ、 ２０６゜
ＲＡＭは、ランダムアクセスメモリ、２０７ＤＰ−ＲＡ
Ｍは１回線制御装置Ｃ５Ｅと、網制°御装置Ｃ８Ｐとの
データ転送を行うデュアルポートのランダムアクセスメ
モリであり、 Ｍ ＣＰ Ｕ （２０４）と、ＣＰＵ
（２１０）の共有メモリであるａ２０８はＭＣＰＵ （
２０４）のバスである。２０１〜２０８でＣ８Ｅを構成
する。２０９ＢＩは、 ｃｓｐのバスインタフェースで
あり、２１０ＣＰＵはＣ８Ｐのプロセッサ、２１２ＭＭ
はメモリ。206 ROM is a read-only memory that stores programs for the MC and PU (204), 206° RAM is a random access memory, and 207 DP-RA
M is a dual-port random access memory that transfers data between the single-line controller C5E and the network controller C8P;
(210)'s shared memory a208 is MCPU (
204) bus. 201 to 208 constitute C8E. 209BI is a CSP bus interface, 210CPU is a C8P processor, 212MM
is memory.
２１３ＳＣは、Ｃ５Ｐのシステム制御部であり、立上げ
の起動、プロセッサ監視等を行う２１４８Ｇは、２１７
システムバスとの接続回路、２１５ＣＭは、第１図で述
べた共有メモリである。２０９〜２１４でｃｓｐを構成
する。213SC is the system control unit of C5P, and 2148G, which performs startup, processor monitoring, etc., is 217
The connection circuit 215CM with the system bus is the shared memory described in FIG. 209 to 214 constitute csp.
次に第２図において、Ｃ８とＣ８Ｐの動作を述べる。Ｃ
５ＥはＲＯＭ （２０５）のマイクロプログラムによっ
て制御される。リンク（２０１）よりの受信信号ユニッ
トはＤＬＣ（２０２）により識別され、ＤＬＣ（２０２
）はＭＣＰＵ （２０４）に割込む。ＭＣＰＵ （２０
４）は、受信信号の格納エリアをＲＡＭ （２０６）に
確保し、ＤＭＡＣ（２０３）へ通知する。ＤＭＡＣ（２
０３）は、これに従って信号ユニットをＲＡＭ （２０
６）へ順次転送する６信号ユニット受信終了をＤＬＣ（
２０２）が識別すると、再びＤＬＣ： （２０２）より
ＭＣＰＵ （２０４）に割込を行う。これによりＭＣＰ
Ｕ （２０４）は、ＤＭＡＣ（２０３）を止め、次にＲ
ＡＭ （２０６）に格納された信号ユニットを読み出し
、信号ユニットの識別を行い。Next, referring to FIG. 2, the operations of C8 and C8P will be described. C
5E is controlled by a microprogram in ROM (205). The received signal unit from the link (201) is identified by the DLC (202) and
) interrupts the MCPU (204). MCPU (20
4) secures a storage area for the received signal in the RAM (206) and notifies the DMAC (203). DMAC(2
03), the signal unit is RAM (20
DLC (
When the DLC (202) identifies it, the DLC (202) interrupts the MCPU (204) again. This allows MCP
U (204) stops DMAC (203) and then R
The signal unit stored in AM (206) is read and the signal unit is identified.
Ｃ８Ｐへ送信する信号ユニットであれば、ＤＰ−ＲＡＭ
（２０７）へ格納する。If it is a signal unit to send to C8P, DP-RAM
(207).
一方、ｃｓｐのＣＰＵ （２１０）は、傘下のＣ８Ｅの
ＤＰ−ＲＡＭ （２０７）を順次、走査し。On the other hand, the CPU (210) of the csp sequentially scans the DP-RAM (207) of the C8E under its control.
信号ユニットがあれば取出す、ＣＰＵ （２１０）は、
該信号ユニットの属性を判断し、呼処理プロセッサ宛の
信号ユニットであれば、ＢＣ（２１４）経由送信用のバ
ッファエリアに格納し、送信を持つ。If there is a signal unit, take out the CPU (210).
The attributes of the signal unit are determined, and if the signal unit is addressed to the call processing processor, it is stored in the buffer area for transmission via BC (214) and transmitted.
送信動作についても同様であり、第１図により動作説明
に準じる。The same applies to the transmission operation, and the operation is explained in accordance with FIG. 1.
本発明によれば、ＣＣＩＴＴ ｍ告、Ｎｉ２信号方式に
従った共通線信号制御装置を交換機の規模に応じ。According to the present invention, a common line signal control device according to the CCITT standard and Ni2 signaling system can be installed according to the scale of the exchange.
かつ、信号ユニットのトラヒックに応じた構成をとるこ
とができ、経済的に構成することが可能である。さらに
、信号ユニットの中継専用局（ＳＴＰ）を構成する場合
、交換処理プロセッサＣＰ及びその制御下の交換機部分
を除くことにより、構成する事が可能となる。Moreover, the configuration can be adapted to the traffic of the signal unit, and can be configured economically. Furthermore, when configuring a dedicated relay station (STP) of a signal unit, it can be configured by removing the exchange processing processor CP and the exchange section under its control.
第１図は電子交換機における本発明による共通線信号制
御装置の接続を示す図、第２図は共通線信号制御装置の
構成を示す図である。
１０１・・・信号リンク、１０２・・・回線制御装置。
１０４・・・網制御装置、１０６・・・共通メモリ、１
０７・・・システムバス、１０８・・・交換処理プロセ
ッサ。
１０９・・・保守、運用プロセッサ、２０１・・・信号
リンク、２０２・・・信号リンク制御回路、２０４・・
・マイクロコンピュータ、２０７・・・デュアルポート
メモリ、２１０・・・プロセッサ、２１４・・・バス接
続口’ｆｒ ｒ ｒｉＵ
０ｑFIG. 1 is a diagram showing the connection of a common line signal control device according to the present invention in an electronic exchange, and FIG. 2 is a diagram showing the configuration of the common line signal control device. 101... Signal link, 102... Line control device. 104...Network control device, 106...Common memory, 1
07... System bus, 108... Exchange processing processor. 109...Maintenance, operation processor, 201...Signal link, 202...Signal link control circuit, 204...
・Microcomputer, 207...Dual port memory, 210...Processor, 214...Bus connection port'fr r riU 0q
Claims (1)
る信号ユニットの識別、誤り検査符号による誤り検出、
シーケンス番号制御による誤り訂正及び誤り率監視を行
うマイクロプロセッサ制御による回線制御装置と、該制
御装置と共有メモリを介して接続され、かつ複数の該制
御装置と直接接続され、信号ユニットの交換処理プロセ
ッサへの中継制御、回線間の中継制御、流量制御、ルー
チング制御を行うプロセッサ制御による網制御装置と、
交換処理プロセッサ群を接続する通信バスと、複数の上
記網制御装置に対する共有メモリとを設けたことを特徴
とする電子交換機における信号制御装置。Sends and receives signal units to the line, identifies signal units using flags, detects errors using error check codes,
A microprocessor-controlled line control device that performs error correction and error rate monitoring using sequence number control, and a signal unit exchange processing processor connected to the control device via a shared memory and directly connected to a plurality of the control devices. a processor-controlled network control device that performs relay control to, relay control between lines, flow rate control, and routing control;
A signal control device for an electronic exchange, characterized in that it is provided with a communication bus that connects a group of exchange processing processors, and a shared memory for a plurality of the network control devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24067384A JPS61120596A (en) | 1984-11-16 | 1984-11-16 | Signal controller in electronic exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24067384A JPS61120596A (en) | 1984-11-16 | 1984-11-16 | Signal controller in electronic exchange |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120596A true JPS61120596A (en) | 1986-06-07 |
Family
ID=17062998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24067384A Pending JPS61120596A (en) | 1984-11-16 | 1984-11-16 | Signal controller in electronic exchange |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120596A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03117953A (en) * | 1989-09-23 | 1991-05-20 | Electron & Telecommun Res Inst | Signal repeater duplicating structure sys- tem |
-
1984
- 1984-11-16 JP JP24067384A patent/JPS61120596A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03117953A (en) * | 1989-09-23 | 1991-05-20 | Electron & Telecommun Res Inst | Signal repeater duplicating structure sys- tem |
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