JPS61114613A - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JPS61114613A
JPS61114613A JP59235589A JP23558984A JPS61114613A JP S61114613 A JPS61114613 A JP S61114613A JP 59235589 A JP59235589 A JP 59235589A JP 23558984 A JP23558984 A JP 23558984A JP S61114613 A JPS61114613 A JP S61114613A
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JP
Japan
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zener diode
base
voltage
current
transistor
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Application number
JP59235589A
Other languages
Japanese (ja)
Inventor
Toshio Shigekane
重兼 寿夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
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Publication of JPS61114613A publication Critical patent/JPS61114613A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14Modifications for compensating variations of physical values, e.g. of temperature
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

Abstract

PURPOSE:To decrease the temperature change of a limit value of a current fed externally by connecting reversely in polarity the 1st and 2nd diodes in parallel between the base of a bipolar transistor (TR) and the cathode of a Zener diode so as to compensate the temperature change in the operating resistance of an FET. CONSTITUTION: One or plural temperature compensation dioded D1 are connected in a polarity in the direction passing through a base current IB. A communication diode D2 commutates a collector current Ic of a main TRQ1 to the Zener diode ZE when composite TRQ1, Q2 are turned off. A large temperature change in the limit value of the collector current Ic is suppressed easily based on the large temperature dependancy of the operating resistance of the FETQ2 without losing the high speed commutation function of the collector current when the composite TRs are turned off.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はバイポーラトランジスタと電界効果トランジス
タとの複合トランジスタを主体とする装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a device mainly composed of a composite transistor of a bipolar transistor and a field effect transistor.

〔従来の技術とその問題点〕[Conventional technology and its problems]

以下各図の説明において同一の符号は同−又は相当部分
を示す。
In the following description of each figure, the same reference numerals indicate the same or corresponding parts.

まず第2図、第3図に基づいて従来技術の問題点を説明
する。第2図はいわゆるカスコード(Cascode)
接続と呼ばれるこの種の複合トランジスタからなる回路
の例、第3図四は同じく他の回路の例、同図(ロ)は同
図^のツェナダイオードの特性の例を示す。
First, the problems of the prior art will be explained based on FIGS. 2 and 3. Figure 2 shows what is called a cascode.
An example of a circuit consisting of this type of composite transistor called a connection, FIG. 3(4) shows another example of the same circuit, and FIG. 3(b) shows an example of the characteristics of the Zener diode shown in the same figure.

第2図においてはQlは主となるバイポーラトランジス
タ(以下主トランジスタとも呼ぶ)、Q2は電界効果ト
ランジスタ(以下FETと呼ぶ)、ZDはツェナダイオ
ードである。
In FIG. 2, Ql is a main bipolar transistor (hereinafter also referred to as a main transistor), Q2 is a field effect transistor (hereinafter referred to as FET), and ZD is a Zener diode.

主トランジスタQ1のコレクタC・エミッタEとFET
Q2のドレインD・ソースSとは、エミッタEとドレイ
ンDにおいて直列に接続されて、図外の負荷に供給され
る電流(便宜上コレクタ電流と呼ぶ)Icを開閉する。
Collector C and emitter E of main transistor Q1 and FET
The drain D and source S of Q2 are connected in series at the emitter E and drain D to open and close a current (referred to as collector current for convenience) Ic supplied to a load not shown.

なおトランジスタQ1とQ2を合せ便宜上複合トランジ
ス゛りと呼ぶ。また主トランジスタQ1のベースBとF
F1TQ2のソースS間にはベースB側がカソード側と
なるようにツェナダイナートZDが接続されている。
Note that the transistors Q1 and Q2 are collectively referred to as a composite transistor for convenience. Also, the bases B and F of the main transistor Q1
A Zener dynate ZD is connected between the sources S of F1TQ2 so that the base B side is the cathode side.

FETQ2のゲートG・ソースS間には図外のぷ動回路
を介して、コレクタ電流Icのオン、オフを指令する開
閉信号電圧eGが与えられ、また主トランジスタQ1の
ベースBとFETQ2のソースS間に設けられたベース
電源EBを介して、F E T Q 2のオンの際、前
記ベースBにはベース電流IBが供給される。
An opening/closing signal voltage eG is applied between the gate G and the source S of the FET Q2 to instruct the collector current Ic to turn on or off via a pulse circuit (not shown), and between the base B of the main transistor Q1 and the source S of the FET Q2. When FET Q 2 is turned on, a base current IB is supplied to the base B via a base power supply EB provided therebetween.

この回路は一般にFETのスイッチング速度がバイポー
ラトランジスタより速いことに着目して、高速、低耐圧
のF g ’r Q 2と低速、高耐圧のバイポーラト
ランジスタQ1とを組合せ高速、高耐圧の複合スイッチ
ング素子を得ようとする回路である0 すなわちまず複合トランジスタQl、Q2をターンオン
させる場合を述べると、この回路では、主トランジスタ
Q1のエミッタEにFF1TQ2が接続されてベース電
流IBを開閉し得るところから、主トランジスタQ1の
ベースBに与えられるベースは圧eBは比絞的高い電圧
とすることかできるので、FETQ2に該トランジスタ
Q2をターンオンさせるべき開閉信号電圧eGを与える
と、そのドレインD・ソースS t&11を圧VDSが
急峻に下降することによってベース電流IBを急峻に立
上らせ、主トランジスタQ1.従って複合トランジスタ
Ql、Q2を衰↓にターンオンさせることができる。
Focusing on the fact that the switching speed of FETs is generally faster than that of bipolar transistors, this circuit combines a high-speed, low-voltage F g 'r Q 2 and a low-speed, high-voltage bipolar transistor Q1 to create a high-speed, high-voltage composite switching element. In this circuit, we first turn on the composite transistors Ql and Q2. In this circuit, FF1TQ2 is connected to the emitter E of the main transistor Q1, and the base current IB can be switched on and off. Since the base voltage eB applied to the base B of the main transistor Q1 can be set to a relatively high voltage, when the switching signal voltage eG to turn on the transistor Q2 is applied to the FET Q2, its drain D and source S t&11 As the voltage VDS drops sharply, the base current IB rises sharply, and the main transistor Q1. Therefore, the composite transistors Ql and Q2 can be turned on at a lower level.

他方複合トランジスタQl、Q2をターンオフさせる場
合には、FETQ2に該トランジスタQ2をターンオフ
させるべき開閉信号電圧6Gを与エルト、F E T 
Q 20:) I’力、ツー3間@EE V D 3が
急峻に高まり、自身に流れるコレクタ電流t流Icをし
ゃ断する。この瞬間主トランジスタQ1のベース・エミ
ッタを流れていたコレクタ電流Icはツェナダイホード
ZDに転流する。このようにして主トランジスタQ1の
ベース部の蓄積キャリヤは急速に放出されるので、該ト
ランジスタQl。
On the other hand, when turning off the composite transistors Ql and Q2, a switching signal voltage of 6G to turn off the transistor Q2 is applied to the FET Q2.
Q 20:) The I' force between 2 and 3 @EE V D 3 increases sharply, cutting off the collector current t flow Ic flowing through itself. At this moment, the collector current Ic flowing through the base and emitter of the main transistor Q1 is commutated to the Zener dihold ZD. In this way, the accumulated carriers at the base of the main transistor Q1 are rapidly discharged, so that the transistor Q1.

従って複合トランジスタQl、Q2は急速にターンオフ
し、コレクタ電流Icをしゃ断することができる。
Therefore, the composite transistors Ql and Q2 can be quickly turned off and the collector current Ic can be cut off.

なおここで前記の転流路にツェナダイオードZDを用い
た理由は、後述のように、コレクタ・返流Icの前記の
転流の際には、FETQ2のドレイン・ソース間電圧V
nsをターンオフ可能な限界電圧(スイッチング阻止電
圧BVns)以下に保ち、他方複合トランジスタQl、
Q2がオンしている場合には、ベース電源BBから主ト
ランジスタQ1のベースB側に供給されるベース電流I
 B。
The reason for using the Zener diode ZD in the commutation path is that, as will be described later, during the commutation of the collector-return current Ic, the drain-source voltage V of FETQ2 is
ns is kept below the turn-off limit voltage (switching blocking voltage BVns), while the composite transistor Ql,
When Q2 is on, the base current I is supplied from the base power supply BB to the base B side of the main transistor Q1.
B.

がツェナダイオードZDに無駄に分流することを阻止し
、有効にベース電[IBとなるようにするためシシある
This is necessary to prevent the current from being wastedly shunted to the Zener diode ZD and to effectively form the base current [IB].

ところで複合トランジスタQl、Q2のターンオフ時に
コレクタ電流Icが主トランジスタQ1のベース・エミ
ッタからツェナダイオードZDに100%転流するため
の条件は、ツェナダイオードZDにコレクタ電流Icに
等して負荷電流が流れるときの、その両端電圧を負荷時
ツェナ電圧VZL、主トランジスタQ1のベース・エミ
ッタのコレクタ電流Icが消滅する寸前のそのベース・
エミッタ間順電圧をV n ”toとすると、前記スイ
ッチング阻止電圧BVDSは下式(1)で表わされる。
By the way, the condition for 100% commutation of the collector current Ic from the base/emitter of the main transistor Q1 to the Zener diode ZD when the composite transistors Ql and Q2 are turned off is that a load current equal to the collector current Ic flows through the Zener diode ZD. When the voltage across it is the load Zener voltage VZL, the base-emitter collector current Ic of the main transistor Q1 is just before it disappears.
When the emitter-to-emitter forward voltage is V n ''to, the switching blocking voltage BVDS is expressed by the following equation (1).

BVns≧Vz L−V’n E、o、、、、、、、、
、、、、、、、 (1)一方ツエナダイオードZDの無
負荷時ツェナ電圧をvzo、動作抵抗をRzとすると、
ツェナダイオードZDにコレクタ・電流Icが阻止方向
に流入している状態における前記負荷時ツェナ電圧Vz
Lは、 Vz L=V Zo+RZ −I c     、、、
、、、、、、、、、、、、 (2)と表わされるので(
1)式は(2)式の代入により、下式(3)で表わされ
る。
BVns≧Vz L−V'n E, o, , , , , ,
, , , , , (1) On the other hand, if the no-load Zener voltage of the Zener diode ZD is vzo and the operating resistance is Rz,
Zener voltage Vz when loaded in a state where collector current Ic is flowing into the Zener diode ZD in the blocking direction
L is Vz L=V Zo+RZ −I c ,,
, , , , , , , , (2), so (
By substituting equation (2), equation (1) can be expressed as equation (3) below.

BVos≧VZ0+RZ−IC−VBE、o −・・−
(3)一般にFETはスイッチング阻止電圧BVnsが
低いものほど、オン時のドレイン・ソース間電圧(単に
オン電圧ともいう)VDSONか低く、従ってオン時の
損失が少なくなるので、第2図の回路ではこの阻止電圧
5vDSの低い素子が用いられる。従って(3)式から
ツェナダイオードZDについても、無負荷時ツェナ電圧
vz0が低く、かつ動作抵抗Rzの低いものが望まれる
。ところが無負荷時ツェナ電圧vzoが低い通常のツェ
ナダイオードは動作抵抗Rzが高いという欠点があるた
め、第3図四のようにダイオードを順方向に複数個直列
接続したツェナダイオードと等価な回路(以下便宜上ツ
ェナダイオードZDIと呼ぶ)が用いられている。
BVos≧VZ0+RZ-IC-VBE, o −・・−
(3) In general, the lower the switching blocking voltage BVns of an FET, the lower the drain-source voltage (also simply referred to as on-voltage) VDSON when turned on, and therefore the lower the loss when turned on, so in the circuit shown in Figure 2, This element with a low blocking voltage of 5 vDS is used. Therefore, from equation (3), it is desirable that the Zener diode ZD has a low no-load Zener voltage vz0 and a low operating resistance Rz. However, a normal Zener diode, which has a low Zener voltage vzo at no-load, has the disadvantage of a high operating resistance Rz. Therefore, as shown in Figure 3, a circuit equivalent to a Zener diode (hereinafter referred to as A Zener diode (referred to as a Zener diode ZDI for convenience) is used.

しかしながらこのツェナダイオードZDIのツェナ電流
Iz、ツェナ電圧Vzの特性は第3図(B)のように、
ツェナ電流工zの増加とともにツェナ電圧v3が曲線上
をゆるやかに増加するいわゆるソフトな定電圧特性を示
し、その無負荷時ツェナ電圧V zoは、コレクタ電流
Icに等しいツェナ電流Izが流れた場合における、ツ
ェナ電圧Vz(負荷時ツェナ電圧VZL)に比しかなり
低い値を持っている。
However, the characteristics of Zener current Iz and Zener voltage Vz of this Zener diode ZDI are as shown in Fig. 3 (B),
The zener voltage v3 shows a so-called soft constant voltage characteristic in which the zener voltage v3 gradually increases on the curve as the zener current z increases, and the no-load zener voltage Vzo is the same as when a zener current Iz equal to the collector current Ic flows. , has a considerably lower value than the Zener voltage Vz (Zener voltage VZL under load).

他方主トランジスタQ1及びFETQ2がオンする際ベ
ース電源En(図外、前記)から供給されるベースを流
IBIがツェナダイオードZDI側にバイパスすること
なくベース電流IBとして主トランジスタQ1に供給さ
れ、Qlが充分オン状態となるためには、この状態すな
わちコレクタ電流Icが流れているときの主トランジス
タQ1のベース・エミッタ間順電圧をVn v (sa
t)、FBTQ2のオン電圧を前記のようにVpsON
とすると、前記無負荷時ツェナ電圧Vz0は、Vzo≧
VBx(sat)−1−Vosos   ・曲曲(4)
の条件を満たす必要がある。
On the other hand, when the main transistor Q1 and FET Q2 are turned on, the base current IBI supplied from the base power supply En (not shown, described above) is supplied to the main transistor Q1 as the base current IB without bypassing to the Zener diode ZDI side, and Ql is In order to fully turn on, the forward voltage between the base and emitter of the main transistor Q1 in this state, that is, when the collector current Ic is flowing, must be Vn v (sa
t), the on-voltage of FBTQ2 is set to VpsON as described above.
Then, the Zener voltage Vz0 at no-load is Vzo≧
VBx(sat)-1-Vosos ・Song (4)
The following conditions must be met.

従ってこの(4)式の条件を満たすようにツェナダイオ
ードZD1を選ぶと、前述のように負荷時ツェナ電圧V
zLも高い値となり、このため(1)式からFETQ2
のスイッチング阻止電圧BVDsも高い値のものを選ば
ざるを得なくなり、従ってFETQ2のオン電圧VDS
ONも高目となり、結果的にその損失も充分小さくでき
なくなるという失点かある。
Therefore, if the Zener diode ZD1 is selected so as to satisfy the condition of equation (4), the Zener voltage under load V
zL also becomes a high value, so from equation (1), FETQ2
The switching blocking voltage BVDs of FETQ2 must also be selected with a high value, and therefore the on-voltage VDS of FETQ2
The ON score will be high, and as a result, the loss will not be sufficiently small, resulting in a loss of points.

この欠点を除くためには第1A図の回路があり、本出願
人から下記により出願されている。
In order to eliminate this drawback, there is a circuit shown in FIG. 1A, which has been filed by the present applicant as follows.

特願昭59−      号「半導体装置」。Special application Shora 59- "semiconductor device".

第1A図の回路ではツェナダイオードZD2と補助トラ
ンジスタQ3とにより第3図(ロ)における無負荷時ツ
ェナ電圧Vz、と負荷時ツェナ電圧VzLとが接近した
値を持つ理想のツェナダイオードと等価な回路(便宜上
、等価ツェナダイオード回路とも呼ぶ)を構成したもの
で、オン電圧VDSONが低い低損失のFBTQ2を用
いたいとき、(4)式の条件を満たす範囲で、なるべく
低い無負荷時ツェナ電圧Vzoを持つツェナダイオード
ZD2を選択する。このような構成とすることにより複
合トランジスタQl、Q2のオン時には、ツェナダイオ
ードZD2にはツェナ電流Izが流れず、該電流Izを
ベース電流とする補助トランジスタQ3のコレクタ電流
I c、も流れず、従ってベース電源EB(図外)から
供給されるベース成fiIB1が無駄なくベース電流I
Bとして主トランジスタQ1に供給されQlは充分オン
状態となる。
In the circuit of FIG. 1A, the Zener diode ZD2 and the auxiliary transistor Q3 create a circuit equivalent to an ideal Zener diode in which the no-load Zener voltage Vz and the loaded Zener voltage VzL in FIG. 3(B) are close to each other. (For convenience, it is also called an equivalent Zener diode circuit.) When you want to use a low-loss FBTQ2 with a low on-voltage VDSON, the no-load Zener voltage Vzo should be as low as possible within the range that satisfies the condition of equation (4). Select Zener diode ZD2 with With this configuration, when the composite transistors Ql and Q2 are on, the Zener current Iz does not flow through the Zener diode ZD2, and the collector current Ic of the auxiliary transistor Q3, which uses the current Iz as its base current, also does not flow. Therefore, the base current IB1 supplied from the base power supply EB (not shown) is effectively
B is supplied to the main transistor Q1, and Ql is fully turned on.

他方複合トランジスタQl、Q2がターンオフする際は
、コレクタ電流Icが前記等価ツェナダイオード回路側
に転流し、ツェナダイオードZD2の両端電圧が高まり
、その無負荷時ツェナ電圧Vz0を越えようとすると、
ツェナ・電流Izが流れ、これをベース電流として補助
トランジスタQ3のコレクタ電流I c3が流れること
となり、結果としてコレクタ電流Icは大部分か同電流
I c、となって補助トランジスタQ3に分流し、この
間ツェナ電流Izはコレクタ電流Icより充分小さな値
に維持され、その状態のツェナ電圧、従ってベース電圧
eBもツェナダイオードZD2の無負荷時ツェナ電圧V
z、に近い値に保たれる。よってこのときのベース電圧
eBを前記理想のツェナダイオードの負荷時ツェナ電圧
VZLとみなすことにより、(1)式の条件か満される
ことになる。
On the other hand, when the composite transistors Ql and Q2 are turned off, the collector current Ic commutates to the equivalent Zener diode circuit side, the voltage across the Zener diode ZD2 increases, and when it attempts to exceed the no-load Zener voltage Vz0,
The Zener current Iz flows, and the collector current Ic3 of the auxiliary transistor Q3 flows with this as the base current.As a result, most of the collector current Ic becomes the same current Ic, which is shunted to the auxiliary transistor Q3, and during this period The Zener current Iz is maintained at a value sufficiently smaller than the collector current Ic, and the Zener voltage in that state, and therefore the base voltage eB, is also equal to the no-load Zener voltage V of the Zener diode ZD2.
It is kept close to z. Therefore, by regarding the base voltage eB at this time as the load Zener voltage VZL of the ideal Zener diode, the condition of equation (1) is satisfied.

ところで一般に上述のようなカスコード接続の回路では
次のようにコレクタ電流Icの制限機能を持っている。
Incidentally, the above-mentioned cascode-connected circuit generally has the following function of limiting the collector current Ic.

すなわち第2図において、複合トランジスタQl 、Q
2がオンしている場合、FETQ2のオン電圧VDSO
Nは、その無負荷時オン電圧をVns0動作抵抗をRo
sとすると下式(5)で表わされる。
That is, in FIG. 2, the composite transistors Ql, Q
2 is on, the on-voltage VDSO of FETQ2
N is its no-load on voltage Vns0 operating resistance Ro
When s is represented by the following equation (5).

VD s o rv=Rn s @I C+VD go
−・・−・−f5)この(5)式を(4)式に代入する
と、下式(6)が得られる。
VD so rv=Rns @I C+VD go
-...--f5) By substituting this equation (5) into equation (4), the following equation (6) is obtained.

Vz0≧VB E (sat )−1−Rn s −I
 C+VD so−ベロ)この(6)式を書換えてコレ
クタ電流Icを求めると、下式(6−1)となる。
Vz0≧VB E (sat)-1-Rns-I
C+VD so-Bello) If this equation (6) is rewritten to obtain the collector current Ic, the following equation (6-1) is obtained.

Ic≦(VZo−VB x (s a t )−vn 
s6 )/RD S・・−・・・・・・・・ (6−1
) すなわち適当な無負荷ツェナ電圧Vz0を持つ理想のツ
ェナダイオードZDの選択によって(従って第1A図に
おいては同じくツェナダイオード2D2の選択によって
)、(6−1)式のようにコレクタ電流Icの値を制限
することができることになる。このコレクタ電流Icの
制限値を便宜上Icmaxとすると(6−1°)式より
この制限値は次の(6−2)式で表わされる。
Ic≦(VZo-VB x (s a t )-vn
s6 )/RD S・・・・・・・・・・・・・ (6-1
) That is, by selecting an ideal Zener diode ZD with an appropriate no-load Zener voltage Vz0 (therefore, by selecting the Zener diode 2D2 in FIG. 1A as well), the value of the collector current Ic can be determined as shown in equation (6-1). This means that it can be restricted. If the limit value of this collector current Ic is designated as Icmax for convenience, this limit value is expressed by the following equation (6-2) from equation (6-1°).

I cmax=(Vzo−VB E (S a t )
−VD30)/RD13 −−−・−−−−−(6−2
)なお第2図のツェナダイオードZDに代り、第1A図
のように等価ツェナダイオード回路を用いた場合は、(
6−2)式における無負荷時ツェナ電圧vzoに相当す
る電圧は、前記の説明から容易にわかるように、ツェナ
ダイオードZD2にツェナ電流Izが流れ始めるベース
電圧en(又は補助トランジスタQ3のエミッタ・コレ
クタ電圧)であり、この値(等価無負荷時ツェナ電圧と
いう)Vz(、。はツェナダイオードZD2の無負荷時
ツェナ電圧をVzo、、補助トランジスタQ3のベース
電流が流れ始める、そのベース・エミッタ電圧をVat
3とすると、次の(6−3)式で表わされる。
Icmax=(Vzo-VBE(Sat)
-VD30)/RD13 ---・----(6-2
) If an equivalent Zener diode circuit as shown in Fig. 1A is used instead of the Zener diode ZD in Fig. 2, (
As is easily understood from the above explanation, the voltage corresponding to the no-load Zener voltage vzo in equation 6-2) is the base voltage en (or the emitter-collector voltage of the auxiliary transistor Q3) at which the Zener current Iz begins to flow through the Zener diode ZD2. voltage), and this value (referred to as the equivalent no-load Zener voltage) Vz (,. is the no-load Zener voltage of the Zener diode ZD2, Vzo, and the base-emitter voltage at which the base current of the auxiliary transistor Q3 begins to flow). Vat
3, it is expressed by the following equation (6-3).

Vzo0=Vz(、、−)−VBg!++++++++
+  (63)従って(6−2)式のVz、に代り(6
−3)式のVzo。の値を用いることにより(6−2)
式は(6−4)式のように書換えられる。
Vzo0=Vz(,,-)-VBg! ++++++++
+ (63) Therefore, instead of Vz in equation (6-2), (6
-3) Vzo of the formula. By using the value of (6-2)
The equation can be rewritten as equation (6-4).

Icmax=(VzH+VaE、−VBE(Sat)−
V o so) /RID s−・・−・−(6−4)
このようにして(6−2)式又は(6−4)式によって
コレクタtAIcの制限値が定まることになる。
Icmax=(VzH+VaE, -VBE(Sat)-
V o so) /RID s-・・-・-(6-4)
In this way, the limit value of collector tAIc is determined by equation (6-2) or equation (6-4).

しかしながら(6−2)弐又は(6−4)式かられかる
ように、FETQ2の動作抵抗RIDSは支配的に大き
な正の温間係数をもって変化するため、制限値Icma
xは温度変化か大きく、例えばFETQ2自体の、従っ
てその周囲@度の上昇によって大きく減少すると−→咄
いった問題がある。
However, as can be seen from equations (6-2) and (6-4), the operating resistance RIDS of FETQ2 changes predominantly with a large positive warm coefficient, so the limit value Icma
If x is greatly reduced by a large temperature change, for example, due to an increase in the temperature of the FET Q2 itself and its surroundings, there is a problem.

〔発明の目的〕[Purpose of the invention]

本発明は、バイポーラトランジスタとFETとをカスコ
ード接読してなる複合トランジスタのベースとソース間
にベース電流を阻止する極性にツ価 エナダイオード又は等弄ツェナダイオード回路を接続し
た装置において、前記の欠点を除き、複合トランジスタ
のコレクターTt流制限値の温度変動の少い半導体装置
を提供することを目的とする。
The present invention provides a device in which a zener diode or an equal zener diode circuit is connected between the base and source of a composite transistor formed by cascode reading of a bipolar transistor and a FET, and a zener diode circuit with a polarity that blocks base current. An object of the present invention is to provide a semiconductor device in which the collector Tt current limit value of a composite transistor exhibits less temperature fluctuation.

〔発明の要点〕[Key points of the invention]

本発明の要点は、バイポーラトランジスタのエミツタト
電界効果トランジスタのドレインとを接?複合トランジ
スタなどとし)、前記イイイポーラトランジスタのエミ
ッタと電界効果トランジスタのソース間に(第1の)ツ
ェナダイオード又は(第2のツェナダイオード、補助ト
ランジスタなどからなる、第1の)ツェナダイオードと
等価な回路(以下等価ツェナダイオード回路と呼ぶ)を
、前記バイポーラトランジスタに外部から供給されるベ
ース電流を阻止する極性に接続するとともに、前記電界
効果トランジスタのゲート・ソース間に(スイッチング
動作などのための)開閉信号電圧を与え、前記バイポー
ラトランジスタのコレクタ・エミッタと前記電界効果ト
ランジスタのドレイン・ソースとの直列回路を介して、
外部に供給される電流の開閉を行う装置において、 前記バイポーラトランジスタのベースと、前記ツェナダ
イオード又は等価ツェナダイオード回路の該ベース側の
端子とのr藺に、前記ベース電流を通ずる極性に、直列
の1又は複数の第1のダイオ−ドを接続し、この複数の
男1のダイオードと並列lζ、該ダイオードと逆極性の
第2のダイオードを接続したことにより、前記電界効果
トランジスタの動作抵抗の温度変化を前記複数の第1の
ダイオードの温度変化で補償し、前記の外部に供給され
る電流の制限値の温度変化を減するようにした点にある
The main point of the present invention is to connect the drain of the emitter field effect transistor of the bipolar transistor to the drain of the field effect transistor. A (first) Zener diode or a Zener diode (equivalent to the first, consisting of a second Zener diode, an auxiliary transistor, etc.) between the emitter of the good polar transistor and the source of the field effect transistor (composite transistor, etc.). A circuit (hereinafter referred to as an equivalent Zener diode circuit) is connected to a polarity that blocks the base current supplied from the outside to the bipolar transistor, and is connected between the gate and source of the field effect transistor (for switching operation, etc.). Applying a switching signal voltage, through a series circuit between the collector/emitter of the bipolar transistor and the drain/source of the field effect transistor,
In a device for switching on and off a current supplied to the outside, the base of the bipolar transistor and the terminal on the base side of the Zener diode or equivalent Zener diode circuit are connected in series with the polarity through which the base current is passed. By connecting one or more first diodes, parallel lζ with the plurality of male diodes, and connecting a second diode of opposite polarity to this diode, the temperature of the operating resistance of the field effect transistor can be reduced. The change is compensated for by the temperature change of the plurality of first diodes, and the temperature change of the limit value of the current supplied to the outside is reduced.

〔発明の実施例〕[Embodiments of the invention]

以下第1図を用いて本発明の詳細な説明する。 The present invention will be explained in detail below using FIG.

第1図において、Dlは温就補償用ダイオードで、ベー
ス電流IBを通ずる極性に接続された1又は複数のダイ
オードからなっている。
In FIG. 1, Dl is a temperature compensation diode, which is composed of one or more diodes connected in polarity to allow base current IB to pass.

Dlは転流側ダイオードで、複合トランジスタQl、Q
2のターンオフの際、主トランジスタQ1のベース・エ
ミッタを流れるコレクタ電流IcをツェナダイオードZ
Dに転流させるための電流路となる。
Dl is a diode on the commutating side, and composite transistors Ql, Q
2, the collector current Ic flowing through the base and emitter of the main transistor Q1 is connected to the Zener diode Z.
This becomes a current path for commutating current to D.

なおツェナダイオードZDはこれに代り、第1A図のツ
ェナダイオードZD2および補助トランジスタQ3から
なる前記の等価ツェナダイオード回路であってもよい。
Note that Zener diode ZD may alternatively be the equivalent Zener diode circuit described above consisting of Zener diode ZD2 and auxiliary transistor Q3 in FIG. 1A.

第1図の回路において、複合トランジスタQl。In the circuit of FIG. 1, the composite transistor Ql.

Q2かオンしているとき、コレクタ電流Icが制限値I
cmaxとなる点、すなわちツェナダイオードZDにベ
ース電流In1の一部かツェナ電流Izとして流れ始め
、主トランジスタQ1に流入するベース電流Inか減少
し始める状態における、複合 拳トランジスタQl、Q2のベースB、ソースS間の電
圧は、温度補償用ダイオードD1の順電圧降下をVFと
すると、Vzo−Vrとなる。従って第1図におけるコ
レクタ電流Icの制限tIcmaXは(6−2)式にお
いて、ツェナダイオードZDの無負荷時ツェナ電圧Vz
0の代りにVzo−VFと置いた次の(6−5)式で表
わされる。
When Q2 is on, the collector current Ic reaches the limit value I
cmax, that is, a part of the base current In1 begins to flow into the Zener diode ZD as the Zener current Iz, and the base current In flowing into the main transistor Q1 begins to decrease, at the base B of the compound fist transistors Ql and Q2. The voltage between the source S becomes Vzo-Vr, where VF is the forward voltage drop of the temperature compensation diode D1. Therefore, in the equation (6-2), the limit tIcmaX of the collector current Ic in FIG.
It is expressed by the following equation (6-5) in which Vzo-VF is substituted for 0.

Icmax=(Vz(、−Vv−Vnz(sat)−V
DSO)/R,Dll  =−・・−(6−5)同様に
して第1図のツェナダイオードZDに代り   >第1
人図のツェナダイオードZD2.補助トランジスタQ3
からなる等価ツェナダイオード回路を用いた場合には、
(6−4)式のツェナダイオードZD2の無負荷時ツェ
ナ電圧Vz、、の代りにVz。、−VFと置いた次の(
6−6)式で表わされる。
Icmax=(Vz(,-Vv-Vnz(sat)-V
DSO)/R, Dll =-...-(6-5) Similarly, instead of the Zener diode ZD in Fig. 1,
Human figure Zener diode ZD2. Auxiliary transistor Q3
When using an equivalent Zener diode circuit consisting of
Vz instead of the no-load Zener voltage Vz of the Zener diode ZD2 in equation (6-4). , -VF and the next (
It is expressed by the formula 6-6).

Icmax=(Vzo、−Vr−1−Vng、−VBE
(5at)Vos、)/ Rns  −・−、、(6−
6)ところで周知のように1つのダイオードの順電圧降
下は約−2m v /”0の温度変化で温度の上昇と共
に減少する。従って温度補償用ダイオードD1の直列個
数をN個とすれば、その順電圧降下(−VF)従って(
6−5)又は(6−6)式の分子は+2Nmv/’Oの
温度変化で温度と共に増大する。
Icmax=(Vzo, -Vr-1-Vng, -VBE
(5at) Vos, )/Rns −・−,, (6−
6) As is well known, the forward voltage drop of one diode decreases as the temperature rises with a temperature change of approximately -2mv/"0. Therefore, if the number of temperature compensation diodes D1 connected in series is N, then Forward voltage drop (-VF) therefore (
The molecule of formula 6-5) or (6-6) increases with temperature with a temperature change of +2Nmv/'O.

従ってこの分子の温度変化と、同じく正の温度勾配をも
って変化する(6−s)又は(6−6)式の分母の動作
抵抗RD3の温度変化とが制限値ICmaxに与える影
響を、前記の直列個数Nの選択によって、相互に打消し
合うようにすることが可能である。このようにしてコレ
クタ電流工C#の制限値ICmaxの温度変化を少くす
るこさができる。
Therefore, the effect on the limit value ICmax of the temperature change of this numerator and the temperature change of the operating resistance RD3 in the denominator of equation (6-s) or (6-6), which also changes with a positive temperature gradient, can be expressed as follows. By selecting the number N, it is possible to cancel each other out. In this way, temperature changes in the limit value ICmax of the collector current C# can be reduced.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明によれば、バイ
ポーラトランジスタとFgTとをカスコード接続してな
る複合トランジスタのベースとソース間に前記バイポー
ラトランジスタのベース電流を阻止する極性にツェナダ
イオード又は等価ツェナダイオード回路を接続した装置
において、前記のバイポーラトランジスタのベースと、
前記ツェナダイオード又は等価ツェナダイオード回路の
該ベース側の端子との間に前記ベース電流を通ずる極性
に直列に接続された1又は複数のダイオード及びこの複
数のダイオードと並列に逆極性のダイオードを接続した
ため、複合トランジスタのターンオフ時における、その
コレクタ電流の高速の転流機能を損うことなく、前記F
ITの動作抵抗の大きな温度依存性に基づく、コレクタ
電流の制限値の大きな温度変化を容易に抑制することか
できる。
As is clear from the above description, according to the present invention, a Zener diode or an equivalent Zener diode is connected between the base and source of a composite transistor formed by cascode-connecting a bipolar transistor and an FgT to block the base current of the bipolar transistor. In a device in which a diode circuit is connected, the base of the bipolar transistor,
One or more diodes connected in series with the polarity through which the base current passes between the Zener diode or the terminal on the base side of the equivalent Zener diode circuit, and a diode of opposite polarity connected in parallel with the plurality of diodes. , without impairing the high-speed commutation function of the collector current at turn-off of the composite transistor.
It is possible to easily suppress a large temperature change in the limit value of the collector current, which is based on the large temperature dependence of the operating resistance of the IT.

以上の説明では主トランジスタQ1はN P N 形。In the above explanation, the main transistor Q1 is of NPN type.

FETQ2はNチャネル形、補助トランジスタQ3はN
PN形もしくはNチャネル形として説明したが、これら
に代りそれぞれPNP形、Pチャネル形、PNP形もし
くはPチャネル形としてもよい。なお後者の場合ツェナ
ダイオードZD、ZD2及びダイオードDi、D2の極
性はそれぞれ反転する必要がある。
FETQ2 is N-channel type, auxiliary transistor Q3 is N-channel type.
Although the PN type or N-channel type has been described, the PNP type, P-channel type, PNP type, or P-channel type may be used instead. In the latter case, the polarities of the Zener diodes ZD, ZD2 and the diodes Di, D2 must be reversed.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の実施例の構成を示す回路図、第1A図
、第2図、第3図(5)は従来のそれぞれ異った回路構
成例を示す図、第3図(至)は同図(5)のツェナダイ
オードの特性例を示す図である。 Ql・・・バイポーラトランジスタ(主トランジスタ)
、Q2・・・電界効果トランジスタ(F’F!T )、
ZD、ZD2・・・ツェナダイオード、Q3・・・補助
トランジスタ、Dl・・・温度補償用ダイオード、D2
・・・転流側ダイオード。 、!)1図 オIA図 、t2 図 第3図
Fig. 1 is a circuit diagram showing the configuration of an embodiment of the present invention, Fig. 1A, Fig. 2, and Fig. 3 (5) are diagrams showing different examples of conventional circuit configurations, and Fig. 3 (to). FIG. 5 is a diagram showing an example of the characteristics of the Zener diode shown in FIG. Ql...Bipolar transistor (main transistor)
, Q2... field effect transistor (F'F!T),
ZD, ZD2... Zener diode, Q3... Auxiliary transistor, Dl... Temperature compensation diode, D2
...Commuting side diode. ,! ) Figure 1 OIA diagram, t2 Figure 3

Claims (1)

【特許請求の範囲】 1)バイポーラトランジスタのエミッタと電界効果トラ
ンジスタのドレインとを接続し、前記バイポーラトラン
ジスタのベース及び電界効果トランジスタのソース間に
ツェナダイオード又は該ツェナダイオードと等価な回路
(以下等価ツェナダイオード回路と呼ぶ)を、前記バイ
ポーラトランジスタに外部から供給されるベース電流を
阻止する極性に接続するとともに、前記電界効果トラン
ジスタのゲート・ソース間に開閉信号電圧を与え、前記
バイポーラトランジスタのコレクタ・エミッタと前記電
界効果トランジスタのドレイン・ソースとの直列回路を
介して、外部に供給される電流の開閉を行う装置におい
て、 前記バイポーラトランジスタのベースと、前記ツェナダ
イオード又は等価ツェナダイオード回路の該ベース側の
端子との間に、前記ベース電流を通ずる極性に、直列の
1又は複数の第1のダイオードを接続し、この複数の第
1のダイオードと並列に、該ダイオードと逆極性の第2
のダイオードを接続してなることを特徴とする半導体装
置。
[Claims] 1) The emitter of a bipolar transistor and the drain of a field effect transistor are connected, and a Zener diode or a circuit equivalent to the Zener diode (hereinafter referred to as an equivalent Zener diode) is connected between the base of the bipolar transistor and the source of the field effect transistor. A diode circuit (called a diode circuit) is connected to a polarity that blocks the base current supplied from the outside to the bipolar transistor, and also applies a switching signal voltage between the gate and source of the field effect transistor, and connects the collector and emitter of the bipolar transistor. A device for switching an externally supplied current through a series circuit of a drain and a source of the field effect transistor, the base of the bipolar transistor and the base side of the Zener diode or equivalent Zener diode circuit. One or more first diodes in series are connected between the terminal and the polarity through which the base current flows, and a second diode of opposite polarity is connected in parallel to the plurality of first diodes.
A semiconductor device characterized in that it is formed by connecting diodes.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0585926A2 (en) * 1992-09-04 1994-03-09 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0585926A2 (en) * 1992-09-04 1994-03-09 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
EP0585926A3 (en) * 1992-09-04 1994-07-13 Mitsubishi Electric Corp Insulated gate semiconductor device

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