JPS61103332A - Data receiver - Google Patents
Data receiverInfo
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- JPS61103332A JPS61103332A JP22655884A JP22655884A JPS61103332A JP S61103332 A JPS61103332 A JP S61103332A JP 22655884 A JP22655884 A JP 22655884A JP 22655884 A JP22655884 A JP 22655884A JP S61103332 A JPS61103332 A JP S61103332A
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- JP
- Japan
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- circuit
- serial data
- control code
- error
- pattern
- Prior art date
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- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルデータの受信装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a serial data receiving device.
特に、電源電力の省電力が行われるシリアルデータ受信
装置に関する０本発明は電力通信装置の受信装置に利用
される。In particular, the present invention relates to a serial data receiving device that saves power from a power source.The present invention is applied to a receiving device of a power communication device.
従来例データ受信装置の構成を第２図に示す。 FIG. 2 shows the configuration of a conventional data receiving device.
スタートパターン一致検出部１２でスタートパターンを
検出した後に無条件にシリアルデータをシリアルデータ
格納回路１４に格納し、誤り訂正回路１５で誤り訂正を
行い、誤り訂正終了後のデータについて処理動作が必要
な否かの判断を信号判定部２２で行ってこの判定に基づ
いてシーケンス処理部２１に電源を印加していた。After the start pattern is detected by the start pattern match detection unit 12, the serial data is unconditionally stored in the serial data storage circuit 14, and the error correction circuit 15 performs error correction, and the data after the error correction is processed if necessary. The signal determining section 22 makes a determination as to whether or not the signal is present, and power is applied to the sequence processing section 21 based on this determination.
このような従来例装置では、シーケンス処理部には必要
なときのみ電力が供給されてパワーセイビングが行われ
るが、その他の回路は常時給電状態にあり、データ受信
装置全体でのパワーセイビングが行われず省電力を図る
ことができない欠点があ、った。In such conventional devices, power is supplied to the sequence processing unit only when necessary to save power, but other circuits are constantly supplied with power, and power is not saved in the data receiving device as a whole. The drawback was that it was not possible to save power.
本発明はこのような欠点を除去してパワーセイビングが
行えるデータ受°信装置を提供することを目的とする。An object of the present invention is to provide a data receiving device that can eliminate such drawbacks and save power.
本発明は、制御コードが付加されたシリアルデータを入
力する入力端子と、このシリアルデータを一次格納する
データ格納回路と、このデータ格納回路から出力される
シリアルデータの制御コー” ）’１７）ＩＮ’
）や、Ｔニオ、□工。、よや、３アーヶ９，８装置で、
前述の問題点を解決するための手段として、上記データ
格納回路に入力するシリアルデータの制御コードと複数
個の基準コードの一つの基準コードとの一致を示す信号
を出力する一敗検出回路を備え、さらに、上記データ格
納回路および上記訂正回路のそれぞれには、この−数構
出回路の出力する信号に基づいて、それぞれの回路への
電源供給手段を開路させる手段を備えたことを特徴とす
る。The present invention provides an input terminal for inputting serial data to which a control code has been added, a data storage circuit for temporarily storing this serial data, and a control code for the serial data output from this data storage circuit. '
), T-nio, □ko. Well, with 3 arcs and 9,8 devices,
As a means for solving the above-mentioned problem, the present invention includes a one-defeat detection circuit that outputs a signal indicating that the control code of the serial data inputted to the data storage circuit matches one of the plurality of reference codes. Further, each of the data storage circuit and the correction circuit is provided with means for opening the power supply means to each circuit based on the signal output from the minus number decoding circuit. .
なお上記基準コードは上記制御コードと「１」ビット符
号間距離を有するコードであってもよし）。Note that the reference code may be a code having a "1" bit inter-symbol distance from the control code).
一敗検出回路でシリアルデータに付加された制御コード
に誤りが検出されたときにかぎり、この誤り訂正動作を
実行するデータ格納回路および訂正回路を動作させる。Only when the one-loss detection circuit detects an error in the control code added to the serial data, the data storage circuit and correction circuit that performs the error correction operation are operated.
一方、誤りがない場合にはこのデータ格納回路および訂
正回路の電源を断状態に保つ、これによりパワーセイビ
ング動作が行われる。
ｊ〔実施例〕
以下、本発明実施例装置を図面に基づいて説明する。On the other hand, if there is no error, the data storage circuit and the correction circuit are kept powered off, thereby performing a power saving operation.
[Embodiment] Hereinafter, an apparatus according to an embodiment of the present invention will be described based on the drawings.
第１図は、この実施例装置の構成を示すブロック構成図
である。第３図はこの実施例装置が入力するシリアルデ
ータの構成を示す信号構成図である。FIG. 1 is a block diagram showing the configuration of the apparatus of this embodiment. FIG. 3 is a signal configuration diagram showing the configuration of serial data input to the device of this embodiment.
まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置１０は、ビット同期回路１１と、ス
タートパターン−数構山部１２と、論理積回路１３と、
誤り許容回路１７を含む制御コード−数構出回路１６と
、シリアルデータ格納回路１４と、誤り訂正回路１５と
、入力端子１８と、出力端子１９とを備え、入力端子１
８はビット同期回路１１の入力、スタートパターン−数
構山部１２の入力および論理積回路１３の一方の入力に
接続され、スタートパターン−故検出部１２の出力は論
理積回路１３の他方の入力に接続される。First, the configuration of this embodiment device will be explained based on FIG. The device 10 of this embodiment includes a bit synchronization circuit 11, a start pattern/number structure portion 12, an AND circuit 13,
The input terminal 1 includes a control code number generation circuit 16 including an error tolerance circuit 17, a serial data storage circuit 14, an error correction circuit 15, an input terminal 18, and an output terminal 19.
8 is connected to the input of the bit synchronization circuit 11, the input of the start pattern-number circuit 12, and one input of the AND circuit 13, and the output of the start pattern-error detection section 12 is connected to the other input of the AND circuit 13. Connected.
論理積回路１３の出力は制御コード−数構出回路１６の
入力に接続され、制御コード−数構出回路１６の第一の
出力はシリアルデータ格納回路１４の第一の入力に接続
され、シリアルデータ格納回路１４の出力は誤り訂正回
路１５の第一の入力に接続され、誤り訂正回路１５の出
力は出力端子１９に接続される。The output of the AND circuit 13 is connected to the input of the control code-number construction circuit 16, and the first output of the control code-number construction circuit 16 is connected to the first input of the serial data storage circuit 14, and the serial The output of the data storage circuit 14 is connected to a first input of an error correction circuit 15, and the output of the error correction circuit 15 is connected to an output terminal 19.
制御コード−数構出回路１６の第二の出力はシリアルデ
ータ格納回路１４の第二の入力および誤り訂正回路１５
の第二の入力に接続される。The second output of the control code/number configuration circuit 16 is connected to the second input of the serial data storage circuit 14 and the error correction circuit 15.
is connected to the second input of
次に、この実施例装置の動作を第１図に基づいて説明す
る。Next, the operation of this embodiment device will be explained based on FIG.
シリアルデータはビット同期回路１１に入力され、ここ
で同期クロックが生成される０次に、シリアルデータは
同期クロックでサンプリングされスタートパターン−数
構山部１２に入力される。ここでは、シリアルデータが
「１」ビット入力される毎にスタートパターンとの一致
が判定される。スタートパターンに一致している場合は
、シリアルデータは同じ同期クロックで誤り許容回路１
７を含む制御コード−数構出回路１６へ入力される。こ
こでは、スタートパターンに続く「ｎ」ビットの制御コ
ードと誤りが許容されたパターンとの一致が検出される
。例えば、制御コードが「４」ビットでそのパターンを
（１００１）とすると、このパタ−ンと「１」ビット誤
り許容パターン（０００１）、（１１０１）、（１０１
１）および（１０００）との五個のパターンと制御パタ
ーンとの一致が検出される。The serial data is input to the bit synchronization circuit 11, where a synchronization clock is generated.The serial data is sampled by the synchronization clock and input to the start pattern/number structure section 12. Here, each time "1" bit of serial data is input, a match with the start pattern is determined. If it matches the start pattern, the serial data is sent to error tolerance circuit 1 using the same synchronized clock.
A control code including 7 is input to the number configuration circuit 16. Here, a match between the "n" bit control code following the start pattern and the error-allowed pattern is detected. For example, if the control code is "4" bits and its pattern is (1001), this pattern and the "1" bit error tolerance patterns (0001), (1101), (101
1) and (1000) and the control pattern are detected.
制御コードが誤り許容パターンに一致した場合にシリア
ルデータ格納回路１４と誤り訂正回路１５の電源が印加
され、一致しない場合には電源無印加状態が保たれる。When the control code matches the error tolerance pattern, power is applied to the serial data storage circuit 14 and the error correction circuit 15, and when the control code does not match, the power is kept unapplied.
このように、制御コードの誤りがないデータは訂正がお
こなわれずに出力され、−大制御コードに誤りのあるデ
ータは誤り訂正されて出力される。シリアルデータ格納
回路１４および誤り訂正回路１５はデータに誤りのない
かぎり電力供給が行われず、消費電力が経済化される。In this way, data with no error in the control code is output without correction, and data with an error in the large control code is output after error correction. Power is not supplied to the serial data storage circuit 14 and the error correction circuit 15 unless there is an error in the data, so power consumption can be made economical.
本発明は以上説明したように、誤り許容を含む制御コー
ド−数回路を設けることでスタートパターン検出後に毎
回誤り訂正回路を動作させる必要・ｉ、：
がな（なり″ワーゞイｌ′″′グ動作が可能９なる０
で装置の省電力を行える効果がある。As explained above, in the present invention, by providing a control code circuit including error tolerance, it is necessary to operate the error correction circuit every time after detecting the start pattern.
9 (0)
This has the effect of saving power for the device.
第１図は本発明実施例装置の構成を示すブロック構成図
。
第２図は従来例装置の構成を示すブロック構成図。
第３図はシリアルデータの形式を示す信号構成図。
１１・・・ピント同期回路、１２・・・スタートパター
ン−数構山部、１３・・・論理積回路、１４・・・シリ
アルデータ格納回路、１５・・・誤り訂正回路、１６・
・・制御コード−数構出回路、１７・・・誤り許容回路
、１８・・・入力端子、１９・・・出力端子、２１・・
・シーケンス処理部、２２・・・信号判定部。FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to an embodiment of the present invention. FIG. 2 is a block configuration diagram showing the configuration of a conventional device. FIG. 3 is a signal configuration diagram showing the format of serial data. DESCRIPTION OF SYMBOLS 11... Focus synchronization circuit, 12... Start pattern-multiple circuit, 13... AND circuit, 14... Serial data storage circuit, 15... Error correction circuit, 16.
... Control code - number configuration circuit, 17 ... Error tolerance circuit, 18 ... Input terminal, 19 ... Output terminal, 21 ...
- Sequence processing unit, 22... signal determination unit.
Claims (2)
る入力端子と、 このシリアルデータを一次格納するデータ格納回路と、 このデータ格納回路から出力されるシリアルデータの制
御コードの誤りを訂正する訂正回路とを含むデータ受信
装置において、 上記データ格納回路に入力するシリアルデータの制御コ
ードと複数個の基準コードの一つの基準コードとの一致
を示す信号を出力する一致検出回路 を備え、 さらに、上記データ格納回路および上記訂正回路のそれ
ぞれには、 この一致検出回路の出力する信号に基づいて、それぞれ
の回路への電源供給手段を開路させる手段 を備えたことを特徴とするデータ受信装置。(1) An input terminal that inputs serial data with a control code added, a data storage circuit that primarily stores this serial data, and a correction circuit that corrects errors in the control code of the serial data output from this data storage circuit. A data receiving device comprising: a coincidence detection circuit that outputs a signal indicating a coincidence between a control code of the serial data inputted to the data storage circuit and one of the plurality of reference codes; A data receiving device characterized in that each of the storage circuit and the correction circuit is provided with means for opening a power supply means to each circuit based on a signal output from the coincidence detection circuit.
離を有する特許請求の範囲第（１）項に記載のデータ受
信装置。(2) The data receiving device according to claim (1), wherein the reference code has a "1" bit inter-symbol distance from the control code.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22655884A JPS61103332A (en) | 1984-10-26 | 1984-10-26 | Data receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22655884A JPS61103332A (en) | 1984-10-26 | 1984-10-26 | Data receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103332A true JPS61103332A (en) | 1986-05-21 |
Family
ID=16847042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22655884A Pending JPS61103332A (en) | 1984-10-26 | 1984-10-26 | Data receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103332A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157956A (en) * | 1995-09-25 | 2006-06-15 | Pacific Communication Sciences Inc | Temporary equipment identifier message notifying method |
-
1984
- 1984-10-26 JP JP22655884A patent/JPS61103332A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157956A (en) * | 1995-09-25 | 2006-06-15 | Pacific Communication Sciences Inc | Temporary equipment identifier message notifying method |
| JP4657939B2 (en) * | 1995-09-25 | 2011-03-23 | パシフィック コミュニケーション サイエンシーズ，インコーポレイテッド | Temporary device identifier message notification method |
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