JPS61100044U - - Google Patents

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JPS61100044U
JPS61100044U JP18386284U JP18386284U JPS61100044U JP S61100044 U JPS61100044 U JP S61100044U JP 18386284 U JP18386284 U JP 18386284U JP 18386284 U JP18386284 U JP 18386284U JP S61100044 U JPS61100044 U JP S61100044U
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JP
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input
input terminal
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output
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  • Manipulation Of Pulses (AREA)

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【図面の簡単な説明】
図面はいずれも本考案回路に関するもので、第
1図は1実施例の回路構成図、第2図A〜Dは要
部波形のタイムチヤート図、第3図、第5図はそ
れぞれ他の実施例の回路構成図、第4図A〜C、
第6図A〜Cは第3図、第5図の実施例の要部波
形のタイムチヤート図である。 1…入力端子、2…セツトリセツト型ラツチ、
3…出力端子、4…初期化可能な遅延回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 入力端子と、該入力端子からの入力パルス
    を一方の入力側に受けるセツトリセツト型ラツチ
    と、該セツトリセツト型ラツチからの出力パルス
    を受ける出力端子と、入力側が前記セツトリセツ
    ト型ラツチの出力側に接続され、かつ出力側が前
    記セツトリセツト型ラツチの他方の入力側に接続
    された初期化可能な遅延回路とを備えてなるエツ
    ジ検出回路。 (2) 前記初期化可能な遅延回路は該回路の入力
    側が直接接続される一方の入力端と、前記入力端
    が実質的に複数のインバータ要素を介して接続さ
    れる他方の入力端とを有するゲートを備えるもの
    である実用新案登録請求の範囲第(1)項記載のエ
    ツジ検出回路。
JP18386284U 1984-12-04 1984-12-04 Pending JPS61100044U (ja)

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JP18386284U JPS61100044U (ja) 1984-12-04 1984-12-04

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JP18386284U JPS61100044U (ja) 1984-12-04 1984-12-04

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JPS61100044U true JPS61100044U (ja) 1986-06-26

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ID=30741352

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JP18386284U Pending JPS61100044U (ja) 1984-12-04 1984-12-04

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