JPS6096933A - Frequency band converting circuit - Google Patents

Frequency band converting circuit

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Publication number
JPS6096933A
JPS6096933A JP20432083A JP20432083A JPS6096933A JP S6096933 A JPS6096933 A JP S6096933A JP 20432083 A JP20432083 A JP 20432083A JP 20432083 A JP20432083 A JP 20432083A JP S6096933 A JPS6096933 A JP S6096933A
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JP
Japan
Prior art keywords
clock
analog
filter
frequency
frequency band
Prior art date
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Pending
Application number
JP20432083A
Other languages
Japanese (ja)
Inventor
Masayuki Shimura
志村 雅之
Tadashi Fujiwara
藤原 忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
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Publication date
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Priority to JP20432083A priority Critical patent/JPS6096933A/en
Publication of JPS6096933A publication Critical patent/JPS6096933A/en
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H15/00Transversal filters
    • H03H15/02Transversal filters using analogue shift registers

Landscapes

  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)

Abstract

PURPOSE:To convert a frequency band easily by applying an analog input signal to an analog time division transmission element to be stored therein and making the period of a clock pulse applied at read different. CONSTITUTION:An input switch 1 extracts a part required for the band conversion of an analog input signal IN fed to an input terminal 2 and inputs the result to an LPF3. The analog time division transmission element 4 stores an output of an LPF3 by fetching it sequentially as an analog time division signal in response to a drive clock Kf1. Then the analog time division signal stored in the element 4 is outputted sequentially to an LPF7 in response to a drive clock Kf2 having a frequency different from that of the clock Kf1. Furthermore, an output switch 6 outputs an output the LPF7 in synchronizing with the supply of the clock Kf2. Moreover, the pass band of the LPF3, 7 is taken as <=1/2 of the frequency of the clocks Kf1, Kf2 so as to prevent generation of a reflected distortion of the element 4.

Description

【発明の詳細な説明】 技術分野 本発明は、アナログ入力信号の周波数帯域を圧縮または
伸長して出力する周波数帯域変換回路に関し、特にアナ
ログ時分割伝送素子を用いることによシ、回路を大幅に
簡略化した周波数帯域変換回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a frequency band conversion circuit that compresses or expands the frequency band of an analog input signal and outputs the compressed or expanded frequency band of an analog input signal. This invention relates to a simplified frequency band conversion circuit.

従来技術 周波数帯域変換回路は、アナログ入力信号の周波数帯域
を圧縮または伸氏して出力するものである。そして、従
来一般に用いられている周波数帯域変換回路は、アナロ
グ・ディジタル変挽回路を用いて入力アナログ信号をデ
ィジタル信号に変換した後にメモリに順次書き込み、こ
のメモリの内容を書き込み時と異なる速度で順次読み出
してアナログ信号に戻す構成となっている。
A conventional frequency band conversion circuit compresses or expands the frequency band of an analog input signal and outputs the compressed or expanded frequency band. Conventionally used frequency band conversion circuits use an analog-to-digital conversion circuit to convert an input analog signal into a digital signal, and then sequentially write it into a memory, and sequentially convert the contents of this memory at a speed different from that at the time of writing. The structure is such that it is read out and returned to an analog signal.

しかしながら、上記構成による周波数帯域変換回路は、
アナログ・ディジタル変換回路、メモリ、ディジタル変
換回路を用いるために、回路が複雑になるとともに高価
な素子を必要とするために全体としてコストアップとな
る。また、取シ扱う情報量が多い場合には、メモリの容
量もこれに伴なって大容量化する必要が生ずる問題を有
し−Cいる。
However, the frequency band conversion circuit with the above configuration,
The use of an analog-to-digital conversion circuit, memory, and digital conversion circuit makes the circuit complex and requires expensive elements, resulting in an overall increase in cost. Furthermore, when the amount of information to be handled is large, there is a problem in that the memory capacity also needs to be increased accordingly.

発明の開示 従って、本発明による目的は、高価なアナログ・ディジ
タル変換回路、メモリおよびディジタル・アナログ変換
回路等の素子を用いることなくしてアナログ入力信号に
対する周波数帯域の変換を行なうことである。
DISCLOSURE OF THE INVENTION Accordingly, it is an object of the present invention to provide frequency band conversion for an analog input signal without the use of expensive analog-to-digital converter circuits, memory, digital-to-analog converter circuits, and other components.

この様な目的を達成するために本発明は、アナログ入力
信号を00D、BBD等のアナログ時分割伝送素子に供
給して蓄積するとともに、その読み出し時に加えるクロ
ックツξルスの周期を異ならせることにより、アナログ
入力信号の周波数を帯域変換して出力するものである。
In order to achieve such an object, the present invention supplies analog input signals to analog time-division transmission elements such as 00D and BBD and stores them, and also varies the period of the clock pulse ξ applied when reading the signals. It converts the frequency of an analog input signal and outputs the result.

発明を実施するための最良な形態 第1図は本発明による周波数帯域変換回路の一実施列を
示す回路図である。同図に於いてlは入力スイッチであ
って、入力端2に供給されるアナログ人力信号INの帯
域変換を必要とする部分を取シ出す。3は入力スイッチ
1の出力信号を入力とするローパスフィルタ、4はアナ
ログ時分割伝送素子としてのチャージカップリングデバ
イス(以下00Dと称す)であって、ローパスフィルタ
30出力信号をクロック入力端5に供給される駆動クロ
ックKflによって取シ込むことによシ時分割アナログ
値として順次蓄積する。従って、入力スイッチlのオン
時間はCODに蓄積することが出来る時間以内とする必
要がある。6はローノぐスフイルタフを介して供給され
るCOD4の出力信号を選択して出刃−8に供給する出
力スイッチである。そしてこのIj6曾、ローノぐスフ
ィルタ3.1ICOD4に於いて発生される折シ返し歪
を除去するだめのものでφって、0OD4に於ける駆動
クロックKf1またはKl、の周波数に対しCその周波
数の1/2以下の成分のみを通過〕−る禄にその周波数
特性が設定されている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a circuit diagram showing one embodiment of a frequency band conversion circuit according to the present invention. In the figure, reference numeral 1 denotes an input switch, which extracts a portion of the analog human input signal IN supplied to the input terminal 2 that requires band conversion. 3 is a low-pass filter that receives the output signal of the input switch 1; 4 is a charge coupling device (hereinafter referred to as 00D) as an analog time-division transmission element, which supplies the output signal of the low-pass filter 30 to the clock input terminal 5; The data are sequentially accumulated as time-division analog values by taking in the data using the drive clock Kfl. Therefore, the ON time of the input switch 1 must be within the time that can be stored in the COD. Reference numeral 6 denotes an output switch that selects the output signal of the COD 4 supplied via the ronogus filter and supplies it to the blade 8. This Ij6 is used to remove the aliasing distortion generated in the low-nos filter 3.1 ICOD4, and φ is the frequency of the driving clock Kf1 or Kl at 0OD4. The frequency characteristics are set to such that only components of 1/2 or less are passed.

この様に構成された周波数帯域変換回路に於いて、入力
42に列えば第2図F、)に示すアナログ入力信号I 
Nを供給した状態に於いて、入力スイッチ1が第2図(
b)に示すtL−+2間に於いて閉じられると、アナロ
グ入力信号INのtl −t1間部分が麻2図tc)に
示す様にa、6山される。そして、この入力スイッチ1
v)出力信号はローパスフィルタ3に於いて、0004
に対する信号蓄積時に用いられる駆動クロックKflの
周波数に対するl/2の成分のみが通過されることによ
って、0(JD4に於ける折シ返し歪の発生が防止され
る。
In the frequency band conversion circuit configured in this way, if the input 42 is lined up with the analog input signal I shown in FIG.
In the state where N is supplied, the input switch 1 is as shown in Fig. 2 (
When it is closed between tL-+2 shown in b), the portion between tl and t1 of the analog input signal IN is multiplied by 6 peaks a as shown in Fig. 2 tc). And this input switch 1
v) The output signal is 0004 in the low pass filter 3.
The generation of aliasing distortion in 0 (JD4) is prevented by passing only the component of 1/2 of the frequency of the drive clock Kfl used when accumulating signals for 0 (JD4).

この様な処理が加えられたローノミスフイルり3の出力
信号は0OD4に供給される。ここ電クロック入力端5
に入力スイッチlのオン期間に同期して第2図(d)に
示す駆動クロックに41を供給すると、0OD4はロー
パスフィルタ3の出力信号を駆動クロックK(、の周期
で順次アナログ時分割しながら蓄積する。そして、時点
tI〜12間に於ける蓄積時間が終了したならば、駆動
クロックを第2図(d)に示すKfo(停止)として蓄
積情報を保持させる。
The output signal of the low-no-miss filter 3 subjected to such processing is supplied to 0OD4. Here electric clock input terminal 5
When 41 is supplied to the drive clock shown in FIG. 2(d) in synchronization with the on-period of the input switch l, 0OD4 divides the output signal of the low-pass filter 3 sequentially in analog time division with the period of the drive clock K (, Then, when the accumulation time between time points tI and 12 ends, the drive clock is set to Kfo (stop) as shown in FIG. 2(d), and the accumulated information is held.

次に第2図(d)に示す時点13〜14間に於いて、駆
動クロックKl、よシも周波数の高い駆動クロックKf
、をクロック入力端5に供給すると、00D4に蓄積さ
れている時分割アナログ信号は、この駆動クロックKf
、に同期して順次出力される。そして、この0OD4の
出力信号は、ローパスフィルタフに於いて駆動クロック
Kf。
Next, between time points 13 and 14 shown in FIG. 2(d), the drive clock Kl and the drive clock Kf, which has a higher frequency,
, is supplied to the clock input terminal 5, the time-division analog signal stored in 00D4 is converted to the drive clock Kf.
, are output sequentially in synchronization with . Then, this output signal of 0OD4 is applied to the drive clock Kf in a low-pass filter.

の周波数に対してl/20周波数成分のみを通すローパ
スフィルタ7を介して第2図(e)に時f’dltx〜
14間に示す波形として出力される。この場合、第2図
(c)に時間11〜11間に於いて示すアナログ入力信
号波形は、0OD4の読み出し時に於ける駆動クロック
Kf、の周波数増加分(Kh −Kft )だけ短縮さ
れて第2図(e)に示、す時間t3〜t4として出力さ
れることがら、このアナログ出方信号はアナログ入力信
号の周波数帯域を圧縮したものとなる。そして、このロ
ーノぞスフイルタフの出力信号は、嬉2図(f)に示す
様に、[1クロツクKflの供給期間である時間tl−
14の期間に於すてオンとなる出方スイッチ6を介して
出方端8に供給される。
When f'dltx ~
It is output as a waveform shown between 14 and 14. In this case, the analog input signal waveform shown between times 11 and 11 in FIG. Since the analog output signal is output from time t3 to t4 as shown in FIG. Then, as shown in Figure 2(f), the output signal of this rotor filter is transmitted over a period of time tl- which is the supply period of one clock Kfl.
It is supplied to the output end 8 via the output switch 6 which is turned on during the period 14.

ここで、アナログ入力信号に対するアナログ出方信号の
圧縮率は、0004がアナログ入力信号を時分割的に収
シ込んで蓄積する場合に於ける駆動クロックKflと、
この蓄積されている時分割アナログ信号を順次出方する
場合に於ける駆動クロックKflとの周波数比となシ、
駆動ンロツクKf!の周波数をKf、がら高めることに
よって周波数帯域の圧縮比が上昇することになる。また
、駆動クロックKf、の周波数をKf、の周波数よシも
下げると、送出されるアナログ出力信号の周波数帯域が
アナログ入力信号に対して伸長されたものとなシ、その
伸長率は駆動クロックに55KfHの周波数比となる。
Here, the compression ratio of the analog output signal with respect to the analog input signal is the driving clock Kfl in the case where 0004 collects and stores the analog input signal in a time-division manner.
When the accumulated time-division analog signals are sequentially output, the frequency ratio with the driving clock Kfl is as follows.
Drive lock Kf! By increasing the frequency of Kf, the compression ratio of the frequency band increases. Furthermore, if the frequency of the driving clock Kf is lowered by the frequency of Kf, the frequency band of the analog output signal to be sent out will be expanded with respect to the analog input signal, and the expansion rate will be the same as that of the driving clock. The frequency ratio is 55KfH.

ここで、周波数帯域の圧縮比あるいは伸長比を変える場
合には、0OD4に対する駆動クロックKt1hるいは
Kf、が定見られることから、これに伴なってフィルタ
3あるいはフィルタ7のカットオフ周波数をその都度変
える必要があルカ、コのローパスフィルタ3.7として
一般周知のスイッチド・キャノぐシタ・フィルタを用い
るとともに、0OD4の駆動クロックを嶋1図に点線で
示す様にスイッチド・キヤAシタ・フィルタによって構
成されるフィルタ3.7に供給することによシ、圧縮比
あるいは伸長比の可変に応じてフィルタ特性も自動的に
可変されることになる。
Here, when changing the compression ratio or expansion ratio of the frequency band, since the drive clock Kt1h or Kf for 0OD4 is fixed, the cutoff frequency of filter 3 or filter 7 is changed accordingly. In addition to using a commonly known switched-capacitor filter as the low-pass filter 3.7 that needs to be changed, the 0OD4 drive clock is changed to a switched-capacitor filter as shown by the dotted line in Figure 1. By supplying the filter to the filter 3.7, the filter characteristics are automatically varied in accordance with the variation of the compression ratio or expansion ratio.

以上説明した様に、本発明による周波数帯域変換回路に
於いては、アナログ・デイノタル変巻回路、メモリおよ
びディジタル・アナログ変換回路等の高価な素子を用い
ることなく、簡単でかつ安価な素子を用いた回路で周波
数帯域の変換が容易に行なえる優れた効果を有する。
As explained above, in the frequency band conversion circuit according to the present invention, simple and inexpensive elements are used without using expensive elements such as an analog-to-dinotal transformer circuit, a memory, and a digital-to-analog conversion circuit. It has the excellent effect of easily converting frequency bands using a conventional circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明による周波数帯域変換回路の一実施例を
示す回路図、第2図(,3〜(f)は第1図に示す回路
の各部動作波形図である。 1・・・入力スイッチ、2・・・入力端、3.7・・・
ローノぞスフィルタ、4・・・アナログ時分割伝送素子
(COD、BBD)、5・・・クロック入力端、6・・
・出力スイッチ、8・・・出力端。
FIG. 1 is a circuit diagram showing an embodiment of the frequency band conversion circuit according to the present invention, and FIG. 2 (, 3 to (f) are operation waveform diagrams of each part of the circuit shown in FIG. Switch, 2... Input end, 3.7...
Ronozos filter, 4... Analog time division transmission element (COD, BBD), 5... Clock input terminal, 6...
・Output switch, 8...output end.

Claims (2)

【特許請求の範囲】[Claims] (1) アナログ入力信号の所望期間を取シ込む入力ス
イッチと、この入力スイッチの出力端に接続された第1
のフィルタと、この第1のフィルタ出力を第1の駆動ク
ロックに応じて順次アナログ時分割信号として取ル込む
ことによシ蓄積するとともに、前記第1の駆動クロック
と異なる周波数の第2の駆動クロックに応じて前記アナ
ログ時分割信号の蓄積情報を第2のフィルタを介して順
次出力するアナログ時分割伝送素子と、前記第2のフィ
ルタ出力を前記第2の駆動クロックの供給に同期して出
力する出力スイッチとを備え、前記第1のフィルタは帛
1の駆動クロック周波数の1/2以下を通過帯域とし、
前記第2のフィルタは第2の駆動クロック周波数の1/
2以下を通過帯域とすることを特徴とする周波数帯域変
換回路。
(1) An input switch that inputs a desired period of an analog input signal, and a first switch connected to the output end of this input switch.
and a second drive clock having a frequency different from that of the first drive clock. an analog time division transmission element that sequentially outputs the accumulated information of the analog time division signal via a second filter according to a clock; and an output of the second filter in synchronization with the supply of the second driving clock. the first filter has a passband of 1/2 or less of the drive clock frequency of the first filter,
The second filter has a frequency of 1/ of the second driving clock frequency.
A frequency band conversion circuit characterized in that a pass band is 2 or less.
(2) 第1.第2のフィルタはスイッチド・キャパシ
タ・フィルタによって構成されるとともに、第1のフィ
ルタは第1の駆動クロックをクロック入力とし、第2の
フィルタは@2の駆動クロックをクロック入力とするこ
とを特徴とする特許請求の範囲@1項記載の周波数帯域
変換回路。
(2) First. The second filter is configured by a switched capacitor filter, and the first filter uses the first drive clock as a clock input, and the second filter uses the @2 drive clock as a clock input. A frequency band conversion circuit according to claim 1.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4917709A (en) * 1972-06-07 1974-02-16
JPS56119909A (en) * 1980-02-22 1981-09-19 Victor Co Of Japan Ltd Reproducing device for speed variable digital signal

Patent Citations (2)

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