JPS6096907A - ＧａＡｓ ＦＥＴ回路 - Google Patents
ＧａＡｓ ＦＥＴ回路Info
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- JPS6096907A JPS6096907A JP20446083A JP20446083A JPS6096907A JP S6096907 A JPS6096907 A JP S6096907A JP 20446083 A JP20446083 A JP 20446083A JP 20446083 A JP20446083 A JP 20446083A JP S6096907 A JPS6096907 A JP S6096907A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＧａＡ３半導体ウェファ上にＦＥＴ 。
抵抗を形成し、それらを接続することによυ作成される
ＧａＡｓ ＦＥＴ ＩＣ，さらに詳しくいえばそれらＩ
Ｃのうちアンバランス高周波信号をバランス高周波信号
に変換するＧａＡｓ ＦＥＴのＩＣ回路に関する。
ＧａＡｓ ＦＥＴ ＩＣ，さらに詳しくいえばそれらＩ
Ｃのうちアンバランス高周波信号をバランス高周波信号
に変換するＧａＡｓ ＦＥＴのＩＣ回路に関する。
従来、ＧａＡ３ウェファを用いたＩＣは、増幅器、ミキ
サの開発が主であシ、バランス信号を必要とするＩＣの
例は少ない。また、グリスケーラにおいても入力信号に
バランス信号を要求する発表がある等、ＧａＡｓ ＦＥ
Ｔ ＩＣ内部ではバランス信号を作ることが困難である
。
サの開発が主であシ、バランス信号を必要とするＩＣの
例は少ない。また、グリスケーラにおいても入力信号に
バランス信号を要求する発表がある等、ＧａＡｓ ＦＥ
Ｔ ＩＣ内部ではバランス信号を作ることが困難である
。
一方、シリコンバイポーラプロセスを用いたＩＣでは、
アンバランス、バランス変換を行うため差動トランジス
タ回路を用いることが一般的であるが、この場合は高周
波特性が良好でなく、数百ＭＨｚまでの動作が限界とな
っている。
アンバランス、バランス変換を行うため差動トランジス
タ回路を用いることが一般的であるが、この場合は高周
波特性が良好でなく、数百ＭＨｚまでの動作が限界とな
っている。
第１図にシリコンバイポーラプロセスを用い構成した場
合のアンバランス、バランス変換回路の一例を示す。図
において、４０．４１は差動トランジスタ、４２は定電
流用のトランジスタである。
合のアンバランス、バランス変換回路の一例を示す。図
において、４０．４１は差動トランジスタ、４２は定電
流用のトランジスタである。
本回路では入力端子１に単一のアンバランス信号を加え
ると出力端子２，３よシレベルのそろったバランス信号
が得られるが、その周波数は比較的低い周波数に限定さ
れていた。
ると出力端子２，３よシレベルのそろったバランス信号
が得られるが、その周波数は比較的低い周波数に限定さ
れていた。
第２図は、第１図と同じ考えに基づいてＱａＡｓウェフ
ァ上に作ったアンバランス、バランス変換回路の従来例
である。本図においては端子４に電源電圧を加え、端子
１よシ高周波信号を入力して端子２と６に高周波差動信
号を得ることができる。
ァ上に作ったアンバランス、バランス変換回路の従来例
である。本図においては端子４に電源電圧を加え、端子
１よシ高周波信号を入力して端子２と６に高周波差動信
号を得ることができる。
この回路の特性は、ＩＧＨｚを超える高い周波数にわた
ってゲインがほぼ一定であシ、両川力の位相差がほぼ１
８０度であるという優れた特長を持っているが、両川力
にゲイン差が６Ｄ、入力信号と同相側の出力（図中６の
出力点）が数ｄＢゲインが低くなるという欠点があった
。
ってゲインがほぼ一定であシ、両川力の位相差がほぼ１
８０度であるという優れた特長を持っているが、両川力
にゲイン差が６Ｄ、入力信号と同相側の出力（図中６の
出力点）が数ｄＢゲインが低くなるという欠点があった
。
本発明の目的は、高周波特性とバランス特性の良好々Ｇ
ａＡｓウェファを用いたアンバランス。
ａＡｓウェファを用いたアンバランス。
バランス変換ＩＣ回路を提供することにある。
前記目的を達成するために本発明によるＱａＡｓＦＥＴ
回路は、ＦＥＴと抵抗を同−ＱａＡｓウェファ上に形成
し、第１のＦＥ’Ｉ’のソース電極およびゲート電極を
それぞれ抵抗を介してまたは直接に接地端子に接続し、
第２と第３のＦＥＴのソース電極を共通に、捷たはそれ
ぞれのソース電極に抵抗値の等しい抵抗を直列に接続し
た後に共通に接続し、その共通接続点と第１のＦＥＴの
ドレイン電極とを抵抗を介して、またけ直接に接続し、
第２と第３のＦＥＴのそれぞれのゲート電極と第１のＦ
ＥＴのドレイン電極との間に、または第２と第３のＦＥ
Ｔのそれぞれのゲート電極と前記共通接続点との間に、
それぞれ抵抗を挿入し、第２のＦＥＴのゲート電極を高
周波的に接地し、またはウェファ外で高周波的に接地す
るための電極に接続し、第３のＦＥＴのゲート電極を高
周波信号を入力するだめの電極に接続し、第２と第３の
ＦＥＴのドレイン電極を、本ＩＣ回路の出力を受け取る
別の回路を介して電源端子に、またはそれぞれ抵抗を介
して電源端子およびそれぞれ出力用の端子に、まだはそ
れぞれ出力用端子に接続して構成しである。
回路は、ＦＥＴと抵抗を同−ＱａＡｓウェファ上に形成
し、第１のＦＥ’Ｉ’のソース電極およびゲート電極を
それぞれ抵抗を介してまたは直接に接地端子に接続し、
第２と第３のＦＥＴのソース電極を共通に、捷たはそれ
ぞれのソース電極に抵抗値の等しい抵抗を直列に接続し
た後に共通に接続し、その共通接続点と第１のＦＥＴの
ドレイン電極とを抵抗を介して、またけ直接に接続し、
第２と第３のＦＥＴのそれぞれのゲート電極と第１のＦ
ＥＴのドレイン電極との間に、または第２と第３のＦＥ
Ｔのそれぞれのゲート電極と前記共通接続点との間に、
それぞれ抵抗を挿入し、第２のＦＥＴのゲート電極を高
周波的に接地し、またはウェファ外で高周波的に接地す
るための電極に接続し、第３のＦＥＴのゲート電極を高
周波信号を入力するだめの電極に接続し、第２と第３の
ＦＥＴのドレイン電極を、本ＩＣ回路の出力を受け取る
別の回路を介して電源端子に、またはそれぞれ抵抗を介
して電源端子およびそれぞれ出力用の端子に、まだはそ
れぞれ出力用端子に接続して構成しである。
前記構成によれば本発明の目的は完全に達成できる。
以下、図面を参照して本発明をさらに詳しく説明する。
第３図は本発明によるＧａＡｓ ＦＥＴ ＩＣ回路の第
１の実施例を示す回路図である。アンバランスの高周波
信号は入力端子５と接地間に加えられるウェファ上に作
られた第３のＧａＡｓ ＦＥＴ４６の動作によって出力
端子６に逆相の信号が出力される。またこのとき入力の
信号周波数を変化した場合に出力の信号レベルが高い周
波数１でほぼ一定であることがＧａＡｓ ＦＥＴを用い
た場合の特長である。抵抗２４に高周波電流が流れ、そ
の結果として端子乙に出力が得られたと・同一の高周波
電流が抵抗２１、第１のＧａＡＳ ＦＥＴ４８を通って
流れる。この電流の流れる通路と他の第２のＧａＡｓ
ＦＥＴ４７のソース電流の流れる通路とが同一とみ寿さ
れる限り、第２のＧａＡｓ ＦＥＴ４７のゲートが高周
波的に接地されているため、第２のＧａＡｓ ＦＥＴ４
７のドレイン抵抗２５に同一の高周波電流が流れ、しか
も電流の流れる方向が抵抗２４の場合と逆方向であるか
ら出力端子６と７の間に対接地間のレベルが同一で、し
かも極性が１８０度異ガクたバランス信号を得ることが
できる。
１の実施例を示す回路図である。アンバランスの高周波
信号は入力端子５と接地間に加えられるウェファ上に作
られた第３のＧａＡｓ ＦＥＴ４６の動作によって出力
端子６に逆相の信号が出力される。またこのとき入力の
信号周波数を変化した場合に出力の信号レベルが高い周
波数１でほぼ一定であることがＧａＡｓ ＦＥＴを用い
た場合の特長である。抵抗２４に高周波電流が流れ、そ
の結果として端子乙に出力が得られたと・同一の高周波
電流が抵抗２１、第１のＧａＡＳ ＦＥＴ４８を通って
流れる。この電流の流れる通路と他の第２のＧａＡｓ
ＦＥＴ４７のソース電流の流れる通路とが同一とみ寿さ
れる限り、第２のＧａＡｓ ＦＥＴ４７のゲートが高周
波的に接地されているため、第２のＧａＡｓ ＦＥＴ４
７のドレイン抵抗２５に同一の高周波電流が流れ、しか
も電流の流れる方向が抵抗２４の場合と逆方向であるか
ら出力端子６と７の間に対接地間のレベルが同一で、し
かも極性が１８０度異ガクたバランス信号を得ることが
できる。
以上の説明は、第２図においても成立するはずであり、
上述の考察によれば第２図の回路においても出力端子２
と６の間に対接地間のレベルが同一で、しかも極性が１
８０度異ガクだバランス信号を得ることができるはずで
ある。しかし、実際には端子６に得られる信号レベルは
端子２に得られる信号レベルよシ数ｄＢ低く、またそれ
は十分低い周波数帯でも同様である。その原因はＱａ、
ＡｓＦＥＴＡ３のソースを流れる電流の通路とＧａＡｓ
ＦＥＴ４４のソースを流れる電流の通路とが実際には同
一でないためであると考えられる。
上述の考察によれば第２図の回路においても出力端子２
と６の間に対接地間のレベルが同一で、しかも極性が１
８０度異ガクだバランス信号を得ることができるはずで
ある。しかし、実際には端子６に得られる信号レベルは
端子２に得られる信号レベルよシ数ｄＢ低く、またそれ
は十分低い周波数帯でも同様である。その原因はＱａ、
ＡｓＦＥＴＡ３のソースを流れる電流の通路とＧａＡｓ
ＦＥＴ４４のソースを流れる電流の通路とが実際には同
一でないためであると考えられる。
第４図に、第２図の回路のＧａＡａ ＦＥＴ４３．４４
のソース周辺の回路の等価回路図を示し検討する。図中
、抵抗２７はＧａＡ１＋ ＦＥＴ４３の内部に存在する
ソース抵抗を示し、ＦＥＴ４９はそのソース抵抗を除い
た理想ＦＥＴを示す。
のソース周辺の回路の等価回路図を示し検討する。図中
、抵抗２７はＧａＡ１＋ ＦＥＴ４３の内部に存在する
ソース抵抗を示し、ＦＥＴ４９はそのソース抵抗を除い
た理想ＦＥＴを示す。
同じく抵抗２８はＧａＡｓ ＦＥＴ４４の内部のソース
抵抗であり、ＦＥＴ５０はそれを除く理想ＦＥＴを示す
。ＧａＡｓ ＦＥＴ４５と抵抗２０からなる回路は高周
波的に値の一定な抵抗とみなし、−その等価抵抗を２４
で示す。ＧａＡｓ ＦＥＴの内部に存在するソース抵抗
２７．２８の存在のため理想ＦＥＴ４９．５０のソース
電流の通路はまったく同一であるとはいえずＦＥＴ５０
の理想ＦＥＴのソースに加わる電流は抵抗２９ 、２７
で分圧された大きさに減じられる。
抵抗であり、ＦＥＴ５０はそれを除く理想ＦＥＴを示す
。ＧａＡｓ ＦＥＴ４５と抵抗２０からなる回路は高周
波的に値の一定な抵抗とみなし、−その等価抵抗を２４
で示す。ＧａＡｓ ＦＥＴの内部に存在するソース抵抗
２７．２８の存在のため理想ＦＥＴ４９．５０のソース
電流の通路はまったく同一であるとはいえずＦＥＴ５０
の理想ＦＥＴのソースに加わる電流は抵抗２９ 、２７
で分圧された大きさに減じられる。
以上の検討によりＱａＡｓ ＦＥＴの内部に存在するソ
ース抵抗を減するか、ＧａＡｓ ＦＥＴ４５、抵抗２０
からなる回路の定電流回路として ′の動作を完全なも
のとさせ、等価抵抗２９の値を十分大となせば出力端子
２，６の出力レベルをほぼ同一とし得ると考えられる。
ース抵抗を減するか、ＧａＡｓ ＦＥＴ４５、抵抗２０
からなる回路の定電流回路として ′の動作を完全なも
のとさせ、等価抵抗２９の値を十分大となせば出力端子
２，６の出力レベルをほぼ同一とし得ると考えられる。
ＧａＡ３ウェファ上に作ったＦＥＴの内部に存在するソ
ース抵抗はＱａＡａ ＦＥＴの構造によって定まり、回
路上の変更で左右されない。また、ＧａＡｓ ＦＥＴを
用いた定電流回路は、ＧａＡｓ ＦＥＴのＱｍがそれほ
ど大きくないため十分効果的な定電流回路が得られない
。
ース抵抗はＱａＡａ ＦＥＴの構造によって定まり、回
路上の変更で左右されない。また、ＧａＡｓ ＦＥＴを
用いた定電流回路は、ＧａＡｓ ＦＥＴのＱｍがそれほ
ど大きくないため十分効果的な定電流回路が得られない
。
本発明の一実施例を示す第３図においては、第２のＱａ
Ａｓ ＦＥＴ４７のソースに流入する高周波電流の損失
を補正するため、第３のＧａＡｓＦＥＴ４６のゲートと
、第１のＱ ａ Ａ ８ Ｆ Ｅ Ｔ４８のドレインと
の間に抵抗２２を挿入しである。
Ａｓ ＦＥＴ４７のソースに流入する高周波電流の損失
を補正するため、第３のＧａＡｓＦＥＴ４６のゲートと
、第１のＱ ａ Ａ ８ Ｆ Ｅ Ｔ４８のドレインと
の間に抵抗２２を挿入しである。
この抵抗の存在によって端子５に加えられた入力の高周
波信号は、″第３のＧａＡｓ ＦＥＴ４６のゲートに加
わるのみならず、抵抗２２を通じ第２のＧａＡｓ ＦＥ
Ｔ４７のソース側にも補正電圧が加わシ、第２のＧａＡ
ｓ ＦＥＴ４７のドレインに流れる高周波電流が増加さ
れ、出力端子６と７のレベルを同一化することができる
。第３図においては回路の対称性を保つために抵抗２２
と同様に抵抗２６を挿入してあシ、このために第２と第
３のＧａＡｓ ＦＥＴ４６．４７のＤＣ動作点の平衡が
保たれる。本図において、抵抗２２゜２６の値を選べば
第２と第３のＧａＡｓ ＦＥＴ４６．４７のソースに直
列に抵抗を挿入することもできる。この抵抗の追加によ
って周波数特性がさらに改善される。
波信号は、″第３のＧａＡｓ ＦＥＴ４６のゲートに加
わるのみならず、抵抗２２を通じ第２のＧａＡｓ ＦＥ
Ｔ４７のソース側にも補正電圧が加わシ、第２のＧａＡ
ｓ ＦＥＴ４７のドレインに流れる高周波電流が増加さ
れ、出力端子６と７のレベルを同一化することができる
。第３図においては回路の対称性を保つために抵抗２２
と同様に抵抗２６を挿入してあシ、このために第２と第
３のＧａＡｓ ＦＥＴ４６．４７のＤＣ動作点の平衡が
保たれる。本図において、抵抗２２゜２６の値を選べば
第２と第３のＧａＡｓ ＦＥＴ４６．４７のソースに直
列に抵抗を挿入することもできる。この抵抗の追加によ
って周波数特性がさらに改善される。
第５図に本発明の他の実施例を示す。本実施例は２点鎖
線で囲んだＧａＡｓチップ上の回路と、これに外付けさ
れた端子８に加える電源５６、入力端子５のＤＣカント
コンデンサ６４．バイアス用チョークコイル３９．端子
５，９へのコモンモードバイアス電圧調整用電源５１．
および端子５゜９間のバイアス差動電源５２よ多構成さ
れている。
線で囲んだＧａＡｓチップ上の回路と、これに外付けさ
れた端子８に加える電源５６、入力端子５のＤＣカント
コンデンサ６４．バイアス用チョークコイル３９．端子
５，９へのコモンモードバイアス電圧調整用電源５１．
および端子５゜９間のバイアス差動電源５２よ多構成さ
れている。
ＧａＡｓチップ上の回路では第１のＧａＡｓ ＦＥＴ４
Ｂのドレインに直列に抵抗６７がオシ、抵抗６７と第２
と第３のＧａＡａ ＦＥＴ４６゜４７のソースとの接続
点と第２と第３のＧａＡｓＦＥＴ４６，４７のゲートと
の間に抵抗６５゜６６が接続されている。端子５に加え
られた高周波信号は第３のＧａＡｓ ＦＥＴ４６のゲー
トに加えられドレイン抵抗２４を通じて端子６に逆相の
信号が得られる。また、ソースにも同一の電流が流れ一
部損失を受けながら第２のＧａＡＳ ＦＥＴ４７のソー
スに向う。一方、端子５に加えられた高周波信号の一部
は抵抗６５を通じＱａＡｓＦＥＴのソースに向う。この
信号によって第２のＧａＡｓ ＦＥＴ４７のソースに向
う信号レベルが増加されるとともに、第３のＧａＡｓ
ＦＥＴ４６のソースにゲートと同相の信号が入力される
ことによって端子６の出力レベルを下げる。対称性を保
つため抵抗３６が第２のＧａＡ３ ＦＥＴ４７のゲート
とソース間に加えられておシ、第２と第３のＧａＡｓ
ＦＥＴ４６，４７のＤＣ動作点のバランスが得られる。
Ｂのドレインに直列に抵抗６７がオシ、抵抗６７と第２
と第３のＧａＡａ ＦＥＴ４６゜４７のソースとの接続
点と第２と第３のＧａＡｓＦＥＴ４６，４７のゲートと
の間に抵抗６５゜６６が接続されている。端子５に加え
られた高周波信号は第３のＧａＡｓ ＦＥＴ４６のゲー
トに加えられドレイン抵抗２４を通じて端子６に逆相の
信号が得られる。また、ソースにも同一の電流が流れ一
部損失を受けながら第２のＧａＡＳ ＦＥＴ４７のソー
スに向う。一方、端子５に加えられた高周波信号の一部
は抵抗６５を通じＱａＡｓＦＥＴのソースに向う。この
信号によって第２のＧａＡｓ ＦＥＴ４７のソースに向
う信号レベルが増加されるとともに、第３のＧａＡｓ
ＦＥＴ４６のソースにゲートと同相の信号が入力される
ことによって端子６の出力レベルを下げる。対称性を保
つため抵抗３６が第２のＧａＡ３ ＦＥＴ４７のゲート
とソース間に加えられておシ、第２と第３のＧａＡｓ
ＦＥＴ４６，４７のＤＣ動作点のバランスが得られる。
本実施例では第２と第３のＧａＡｓ ＦＥＴ４６．４７
のソースを直接抵抗６７に接続したが、第３図の実施例
で説明したように、ソースと抵抗！５，３６．３７の接
続点との間に抵抗を挿入することもできる。また、本図
で示したように、端子５，９のバイアスを調整すること
によってさらに出力端子６，７の間のレベル差を減する
ことができる。コモンモード電圧５１を調整することに
よって第２と第３のＧａＡｓ ＦＥＴ４６，４７のＤＣ
平衡を保ったまま出力のバランスを調整することができ
る。また、第２と第３のＱａＡｓＦＥＴ４６．４７の製
造上の不平衡分は電源５２を調整することによって補正
される。
のソースを直接抵抗６７に接続したが、第３図の実施例
で説明したように、ソースと抵抗！５，３６．３７の接
続点との間に抵抗を挿入することもできる。また、本図
で示したように、端子５，９のバイアスを調整すること
によってさらに出力端子６，７の間のレベル差を減する
ことができる。コモンモード電圧５１を調整することに
よって第２と第３のＧａＡｓ ＦＥＴ４６，４７のＤＣ
平衡を保ったまま出力のバランスを調整することができ
る。また、第２と第３のＱａＡｓＦＥＴ４６．４７の製
造上の不平衡分は電源５２を調整することによって補正
される。
本例ではバランス信号出力を端子６，７を通じチップ外
拠出されているが、この信号を直接同一チップ内の他の
回路に接続し、一体化をはかることもできる。また、端
子９の高周波的接地端子５のＤＣカットは、チップ外で
行っているが、これらを同一ウェファ内に入れ、よυ小
形化を図ることもできる。入力信号はチップ外よシ供給
される例を示したが、同一チップ内の別の回路と接続し
、一体化を図ることも可能である。
拠出されているが、この信号を直接同一チップ内の他の
回路に接続し、一体化をはかることもできる。また、端
子９の高周波的接地端子５のＤＣカットは、チップ外で
行っているが、これらを同一ウェファ内に入れ、よυ小
形化を図ることもできる。入力信号はチップ外よシ供給
される例を示したが、同一チップ内の別の回路と接続し
、一体化を図ることも可能である。
以上のことから本発明によればＧａＡｓ ＦＥＴの高速
性を利用し、高周波特性の優れた、しかも出力レベルの
バランス性の良いアンバランス。
性を利用し、高周波特性の優れた、しかも出力レベルの
バランス性の良いアンバランス。
バランス変換回路をＧａＡｓウェファ上に実現できる。
本発明による回路は、バランス特性の改善。
小形、低価格化などの効果を発揮するものである。
第１図はシリコンバイポーラプロセスを用いたアンバラ
ンス、バランス変換ＩＣ回路を示す回路図、第２図は第
１図に基づきＧａＡｓウェファ上に形成したアンバラン
ス、バランス変換ＩＣ回路を示す回路図、第３図、第５
図は本発明によるＧａＡｓ ＦＥＴ回路の第１．第２の
実施例を示す回路図、第４図は第２図の回路における差
動回路のソース周辺を示す等価回路図である。 １．５・・・入力端子 ２．６・・・逆相出力端子 ６．７・・・同相出力端子 ４．８・・・電源端子 １０〜２９．５５〜６７・・・抵 抗 ３０．３２−―・入力ＤＣカント用コンデンサ５１．３
４・・・高周波接地用コンデンサ３８・・−・・・接地
端子 ５９ ＋＋ ＊ ＩＩ ４１１１１バイアス用チヨーク
コイル４０〜４２１Ｉｓ１１シリコンバイポーラトラン
ジスタ ４６〜５０・・・ＧａＡｓ ＦＥＴ ５１．５２・１１骨バイアス用電源 ５６争・・・・・電源 才１ 図 才２図 第３図 才４図 第５図 手続補正書 昭和５８年特 許 願第２０４４６０号２、発明の名称 ＧａＡｓ ＦＥＴ回路 ３、？重工をする者 事件との関係 特許出願人 ４、代 理 人 補正の内幕（特願昭５８−２０４４６０＞（１）明細書
第４頁第３行から同第５行の「本発明の目的は、・・・
提供することにある。」を「本発明の目的は、ＧａＡｓ
ウェファを用い、高周波特性とバランス特性の良好なア
ンバランス、バランス変換ＩＣ回路を提供することにあ
る。」に補正する。 （２）明細書第５頁から第１４行から同第１５行の「加
えられるウェファ上に」を「加えられウェファ上に」に
補正する。 （３）明細書第７頁第１３行の「２４］を「２９ｊに補
正する。 （４）明細書第８頁第１０行の「・・・・得られない。 」の次に以下を加入する。 「また、高周波においては、分布容量を低減せぬ限り、
等価抵抗２９の値を大きくすることの効果は小さい。」 （５）明細書第１０頁第１０行のｒＦＥＴＪを１ＦＥＴ
４．７Ｊに補正する。 （６）明細書第１１頁第１５行の［高周波的接地端子５
」を［高周波的接地、および端子５」に補正する。 （７）明細書第１３頁第１行のｒ３０．３２Ｊを［３０
，３２，３４Ｊに補正する。 （８）明細書第１３頁第２行のｒ３１，３４Ｊを「３１
．３３Ｊに補正する。 以 上
ンス、バランス変換ＩＣ回路を示す回路図、第２図は第
１図に基づきＧａＡｓウェファ上に形成したアンバラン
ス、バランス変換ＩＣ回路を示す回路図、第３図、第５
図は本発明によるＧａＡｓ ＦＥＴ回路の第１．第２の
実施例を示す回路図、第４図は第２図の回路における差
動回路のソース周辺を示す等価回路図である。 １．５・・・入力端子 ２．６・・・逆相出力端子 ６．７・・・同相出力端子 ４．８・・・電源端子 １０〜２９．５５〜６７・・・抵 抗 ３０．３２−―・入力ＤＣカント用コンデンサ５１．３
４・・・高周波接地用コンデンサ３８・・−・・・接地
端子 ５９ ＋＋ ＊ ＩＩ ４１１１１バイアス用チヨーク
コイル４０〜４２１Ｉｓ１１シリコンバイポーラトラン
ジスタ ４６〜５０・・・ＧａＡｓ ＦＥＴ ５１．５２・１１骨バイアス用電源 ５６争・・・・・電源 才１ 図 才２図 第３図 才４図 第５図 手続補正書 昭和５８年特 許 願第２０４４６０号２、発明の名称 ＧａＡｓ ＦＥＴ回路 ３、？重工をする者 事件との関係 特許出願人 ４、代 理 人 補正の内幕（特願昭５８−２０４４６０＞（１）明細書
第４頁第３行から同第５行の「本発明の目的は、・・・
提供することにある。」を「本発明の目的は、ＧａＡｓ
ウェファを用い、高周波特性とバランス特性の良好なア
ンバランス、バランス変換ＩＣ回路を提供することにあ
る。」に補正する。 （２）明細書第５頁から第１４行から同第１５行の「加
えられるウェファ上に」を「加えられウェファ上に」に
補正する。 （３）明細書第７頁第１３行の「２４］を「２９ｊに補
正する。 （４）明細書第８頁第１０行の「・・・・得られない。 」の次に以下を加入する。 「また、高周波においては、分布容量を低減せぬ限り、
等価抵抗２９の値を大きくすることの効果は小さい。」 （５）明細書第１０頁第１０行のｒＦＥＴＪを１ＦＥＴ
４．７Ｊに補正する。 （６）明細書第１１頁第１５行の［高周波的接地端子５
」を［高周波的接地、および端子５」に補正する。 （７）明細書第１３頁第１行のｒ３０．３２Ｊを［３０
，３２，３４Ｊに補正する。 （８）明細書第１３頁第２行のｒ３１，３４Ｊを「３１
．３３Ｊに補正する。 以 上
Claims (1)
- ＦＥＴと抵抗を同一〇ａＡｓウェファ上に形成し、第１
のＦＥＴのソース電極およびゲート電極をそれぞれ抵抗
を介して、または直接に接地端子に接続し、第２と第３
のＦ’ Ｅ Ｔのソース電極を共通に、またはそれぞれ
のソース電極に抵抗値の等しい抵抗を直列に接続した後
に共通に接続し、その共通接続点と第１のＦＥＴのドレ
イン電極とを抵抗を介して、または直接に接続し、第２
と第３のＦＥＴのそれぞれのゲート電極と第１のＦＥＴ
のドレイン電極との間に、または第２と第３のＦＥＴの
それぞれのゲート電極と前記共通接続点との間に、それ
ぞれ抵抗を挿入し、第２のＦＥＴのゲート電極を高周波
的に接地し、またはウェファ外で高周波的に接地するた
めの電極に接続し、第３のＦＥＴのゲート電極を高周波
信号を入力するだめの電極に接続し、第２と第３０ＦＥ
Ｔのドレイン電極を、本ＩＣ回路の出力を受け取る別の
回路を介して電源端子に、またはそれぞれ抵抗を介して
電源端子およびそれぞれ出力用の端子に、またはそれぞ
れ出力用端子に接続して構成したことを特徴とするＧａ
Ａｓ ＦＥＴ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20446083A JPS6096907A (ja) | 1983-10-31 | 1983-10-31 | ＧａＡｓ ＦＥＴ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20446083A JPS6096907A (ja) | 1983-10-31 | 1983-10-31 | ＧａＡｓ ＦＥＴ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096907A true JPS6096907A (ja) | 1985-05-30 |
| JPH056367B2 JPH056367B2 (ja) | 1993-01-26 |
Family
ID=16490897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20446083A Granted JPS6096907A (ja) | 1983-10-31 | 1983-10-31 | ＧａＡｓ ＦＥＴ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096907A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152548U (ja) * | 1974-06-06 | 1975-12-18 |
-
1983
- 1983-10-31 JP JP20446083A patent/JPS6096907A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152548U (ja) * | 1974-06-06 | 1975-12-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056367B2 (ja) | 1993-01-26 |
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