JPS6083161A - 初期マイクロプログラムロ−デイング方式 - Google Patents
初期マイクロプログラムロ−デイング方式Info
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- JPS6083161A JPS6083161A JP58191631A JP19163183A JPS6083161A JP S6083161 A JPS6083161 A JP S6083161A JP 58191631 A JP58191631 A JP 58191631A JP 19163183 A JP19163183 A JP 19163183A JP S6083161 A JPS6083161 A JP S6083161A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、制御記憶機構に対する初期マイクロプログラ
ムローディング方式に関する。
ムローディング方式に関する。
ｆｂ） 技術の背景
最近のデータ処理システムの大型化、重速化に伴って、
マイクロプログラム制御のデータ処理システムにおいて
は、オペレイティンクシステムの一部等のファームウェ
ア化が行われ、その為に制御メモリの大容量化が促進さ
れつつある。
マイクロプログラム制御のデータ処理システムにおいて
は、オペレイティンクシステムの一部等のファームウェ
ア化が行われ、その為に制御メモリの大容量化が促進さ
れつつある。
一方、マイクロプロセンサーの著しい進歩に仕って、マ
ルチプロセンサーシステムによるデータ処理システムの
大型化も進められているが、該マルチプロセンサーシス
テムを構成する各プロセッサー（以下ＣＰＵという）が
マイクロプログラムで制御されている場合は、それぞれ
のＣＩＩＬＩに対する初期マイクロプログラムローディ
ングに時間がかかる問題が出てきており、効果的な初期
マイクロプログラムローディング方式が要望されている
。
ルチプロセンサーシステムによるデータ処理システムの
大型化も進められているが、該マルチプロセンサーシス
テムを構成する各プロセッサー（以下ＣＰＵという）が
マイクロプログラムで制御されている場合は、それぞれ
のＣＩＩＬＩに対する初期マイクロプログラムローディ
ングに時間がかかる問題が出てきており、効果的な初期
マイクロプログラムローディング方式が要望されている
。
又、制御メモリ （以下Ｃ３という）の大容量化に伴っ
て、データ処理システムのパーフォランス／コスト比を
向上させる手段として、制御記憶キャッシュメモリ （
以下ＣＳキャッシュという）の導入が行われている。
て、データ処理システムのパーフォランス／コスト比を
向上させる手段として、制御記憶キャッシュメモリ （
以下ＣＳキャッシュという）の導入が行われている。
この場合、データ処理システムの性能を向上させる為に
は、高速のランダムアクセスメモリ （以下ＲＡＰ と
いう）が必要であるが、コスト薗になる問題があり、小
容量ではあるが高速のＲＡＭをＣＳキャ、７シユとして
使用し、Ｃ３そのものは低速で、低コストではあるが、
大容量の記憶装置を使用する動向にある。
は、高速のランダムアクセスメモリ （以下ＲＡＰ と
いう）が必要であるが、コスト薗になる問題があり、小
容量ではあるが高速のＲＡＭをＣＳキャ、７シユとして
使用し、Ｃ３そのものは低速で、低コストではあるが、
大容量の記憶装置を使用する動向にある。
上記ＣＳキャッシュの機能は、通常の主記憶装置に対す
るへソファメモリの機能と同じである。
るへソファメモリの機能と同じである。
即チ、ＣＳキャッシュに対するアドレスがＣＳアドレス
レジスタ（ＣＳＡＲ）にセットされ、ＣＳキャッシュが
アクセスされると、当該制御語がＣＳキャッシュにある
かどうかを見る為に、そのタグ部が参照され、当該ブロ
ックのハリノトビノトがオンで、タグ部の一致出力が得
られると、ＣＳキャッシュから当該制御語を読み出して
、実行するように制御されるが、タグ部の一致がとれな
いか、又はハリソドビソトがオフの時は、有９）ノな制
御語がＣＳキャッシュ内に存在しないということで、当
該フロックの制御語をＣ５からＣＳキャッシュに転送す
るように動作する。
レジスタ（ＣＳＡＲ）にセットされ、ＣＳキャッシュが
アクセスされると、当該制御語がＣＳキャッシュにある
かどうかを見る為に、そのタグ部が参照され、当該ブロ
ックのハリノトビノトがオンで、タグ部の一致出力が得
られると、ＣＳキャッシュから当該制御語を読み出して
、実行するように制御されるが、タグ部の一致がとれな
いか、又はハリソドビソトがオフの時は、有９）ノな制
御語がＣＳキャッシュ内に存在しないということで、当
該フロックの制御語をＣ５からＣＳキャッシュに転送す
るように動作する。
この時、上記転送データの最初の１語はバイパスされて
、ＣＳキャッシュのＣＳデータレジスタ（Ｃ８ＯＲ）に
直接セットされ、直ぐ実行されるように制御されるのが
一般的である。
、ＣＳキャッシュのＣＳデータレジスタ（Ｃ８ＯＲ）に
直接セットされ、直ぐ実行されるように制御されるのが
一般的である。
本発明は、ＣＳキャッシュの動作が：
■上記タグ部の一致検出回路において、不一致か検出さ
れると、直＜Ｃ３から当該ブロックをＣＳキャッシュに
転送する動作に移ること。
れると、直＜Ｃ３から当該ブロックをＣＳキャッシュに
転送する動作に移ること。
■上記転送データの一部（最初の１語）はバイパスされ
て、直接Ｃ３ｐＲにセットされ、実行に移されること。
て、直接Ｃ３ｐＲにセットされ、実行に移されること。
■上記タグ部のハリノトビソＩ・がオフであると、Ｃ３
からＣＳキャッシュへの転送動作ができること。
からＣＳキャッシュへの転送動作ができること。
即ち、タグ部がクリアされていれば、ＣＳキャ・７シユ
をアクセスした時、当該ブロックが存在しないというこ
とで、必ずＣ３からの転送動作が行われること。
をアクセスした時、当該ブロックが存在しないというこ
とで、必ずＣ３からの転送動作が行われること。
という特徴が有ることに着目してなされたもので、その
為に上記タグ部一致検出回路を特定のフリ。
為に上記タグ部一致検出回路を特定のフリ。
ブフロソプで制御することにより、効果的な初期ムーブ
イン動作を行わせようとするものである。
イン動作を行わせようとするものである。
又、本発明は、一般のデータ処理システムにおけるサー
ビスプロセッサーの機能として、ファイル記憶装置（例
えば、フロッピーディスク記１，１．を装置等）からマ
ルチプレクザーチャネルを通して主記憶装置にデータを
転送できるチャネルパスがあることにＭ目して、この既
存のパスを用いて、主記憶装置の一部をＣ３とし、初期
マイクロプログラムローディングの時に、先ずファイル
記憶装置からこのＣ５にマイクロプログラムのローディ
ングを行い、該Ｃ３からＣＳキャッシュへの最初のムー
ブイン動作は、ＣＳキャッシュのタグ部の一致検出回路
を一時閉塞することにより行い、該ムーブーｒンされた
マイクロプログラムを実行して、上記タグ部をクリアす
ることにより、その後のムーブイン動作を前述のＣＳキ
ャッシュの一般的な機能を用Ｇ１て行えるようにするこ
とにより、特別な専用回路を設けることもなく 、ｃｐ
ｕの数が増加しても該初期マイクロプログラムローディ
ング時間を増加さゼないようにしようとするものである
。
ビスプロセッサーの機能として、ファイル記憶装置（例
えば、フロッピーディスク記１，１．を装置等）からマ
ルチプレクザーチャネルを通して主記憶装置にデータを
転送できるチャネルパスがあることにＭ目して、この既
存のパスを用いて、主記憶装置の一部をＣ３とし、初期
マイクロプログラムローディングの時に、先ずファイル
記憶装置からこのＣ５にマイクロプログラムのローディ
ングを行い、該Ｃ３からＣＳキャッシュへの最初のムー
ブイン動作は、ＣＳキャッシュのタグ部の一致検出回路
を一時閉塞することにより行い、該ムーブーｒンされた
マイクロプログラムを実行して、上記タグ部をクリアす
ることにより、その後のムーブイン動作を前述のＣＳキ
ャッシュの一般的な機能を用Ｇ１て行えるようにするこ
とにより、特別な専用回路を設けることもなく 、ｃｐ
ｕの数が増加しても該初期マイクロプログラムローディ
ング時間を増加さゼないようにしようとするものである
。
（Ｃ）従来技術と問題点
マイクロプログラムで制御され、マルチプロセッサー構
成のデータ処理システムにおいて、各ＣＰＵが持ってい
るＣ３に対する初期マイクロプロクラムローディング（
以下ＩＭＰＬという）方法として、従来採られてきた技
術の一つは、ＣＰ［ｌにサービスプロセッサー（以下Ｓ
ｖＰという）から、専用インクフェースＳＩ４を通して
、Ｃ３へマイクロブじ１クラムを書き込む専用回路Ａを
設け、ＳｖＰかその専用回路Ａを用いて、フロッピー等
から読め出した−】−一りをＣ３へ書き込むようにする
方法である。
成のデータ処理システムにおいて、各ＣＰＵが持ってい
るＣ３に対する初期マイクロプロクラムローディング（
以下ＩＭＰＬという）方法として、従来採られてきた技
術の一つは、ＣＰ［ｌにサービスプロセッサー（以下Ｓ
ｖＰという）から、専用インクフェースＳＩ４を通して
、Ｃ３へマイクロブじ１クラムを書き込む専用回路Ａを
設け、ＳｖＰかその専用回路Ａを用いて、フロッピー等
から読め出した−】−一りをＣ３へ書き込むようにする
方法である。
第１図がその関連回路をブロック図で示したもので、１
はフロッピー、２はＳＶＰ 、 ３はＣＰＵ 、 ３１
は上記専用の書き込み制御部（Ａ）、３２はＣＳアドレ
スレジスタ（Ｃ３ＡＲ） 、 ３３がＣ３である。
はフロッピー、２はＳＶＰ 、 ３はＣＰＵ 、 ３１
は上記専用の書き込み制御部（Ａ）、３２はＣＳアドレ
スレジスタ（Ｃ３ＡＲ） 、 ３３がＣ３である。
この方法では、５ｖｐ−ｃｐυインタフェースは専用の
インタフェース５Ｉ−１で接続されていて、通常のチャ
ネルインタフェースが持っている転送速度が得られない
為、最近のファームウェアの大規模化に伴うＣＳの大容
量化に対して、書き込み時間が長くなり、実用的でなく
なる問題がある。
インタフェース５Ｉ−１で接続されていて、通常のチャ
ネルインタフェースが持っている転送速度が得られない
為、最近のファームウェアの大規模化に伴うＣＳの大容
量化に対して、書き込み時間が長くなり、実用的でなく
なる問題がある。
特に、マルチプロセンサーシステムにおいては、書き込
み時間の長大化は致命的な問題となる。又、上記５ｖｐ
−ｃｐｏインタフェースが、各ＣＰＵ ３ ニ対して１
対１対応で接続される構成となる為、ＩＭＰＬの時にし
か使用しない、上記専用インタフェース５ｌ−１と、専
用回路Ａ （３−１）が、各ｃｐｕ３毎に必要となり、
不経済とな”る問題がある。
み時間の長大化は致命的な問題となる。又、上記５ｖｐ
−ｃｐｏインタフェースが、各ＣＰＵ ３ ニ対して１
対１対応で接続される構成となる為、ＩＭＰＬの時にし
か使用しない、上記専用インタフェース５ｌ−１と、専
用回路Ａ （３−１）が、各ｃｐｕ３毎に必要となり、
不経済とな”る問題がある。
次に、ＩＭＰＬに関する、従来の他の方法を第２図に示
す 図において、１，２．３３は第１図で説明したものと同
しものであり、４はマルチプレクサ−チャネル（ＭＸＣ
） 、 ５は主記憶装置（ＭＳ［ｌ ＞ テある。
す 図において、１，２．３３は第１図で説明したものと同
しものであり、４はマルチプレクサ−チャネル（ＭＸＣ
） 、 ５は主記憶装置（ＭＳ［ｌ ＞ テある。
この方式の特徴は、ＩＭＰＬ時間を短縮さ−Ｕ’ＺＪ為
、第１図で説明した専用回路Ａ （３１）を用いて、Ｃ
５３３へ書キ込ムファームウェアハ、Ｉ Ｍ Ｐ Ｌ
ｉｉｒ！Ｉ ｆｌｌｌ 用０）ブートストラップのみと
しくステップｌ）、大容量のファームウェア本体は、５
Ｖ１１２か持っている既存のチャネルパスを用いて、先
ず５ＶＩＩ −ＭＸＣ−ＭＳＵのルートで、フロッピー
１からＭＳＵ ５にデータ転送を行い、次にＭＳＵ ５
からＣ５３３へのデータ転送は、上記団ＰＬ制御用のブ
ー）・ストラップによって、専用回路Ｂを用いてローテ
ィングするくステップ２）所にある。
、第１図で説明した専用回路Ａ （３１）を用いて、Ｃ
５３３へ書キ込ムファームウェアハ、Ｉ Ｍ Ｐ Ｌ
ｉｉｒ！Ｉ ｆｌｌｌ 用０）ブートストラップのみと
しくステップｌ）、大容量のファームウェア本体は、５
Ｖ１１２か持っている既存のチャネルパスを用いて、先
ず５ＶＩＩ −ＭＸＣ−ＭＳＵのルートで、フロッピー
１からＭＳＵ ５にデータ転送を行い、次にＭＳＵ ５
からＣ５３３へのデータ転送は、上記団ＰＬ制御用のブ
ー）・ストラップによって、専用回路Ｂを用いてローテ
ィングするくステップ２）所にある。
上記動作のステップ１に関連する回路ブロックが第２図
の（イ）で示してあり、ステップ２に関連する回路ブロ
ックは第２図の（ロ）でボしている。
の（イ）で示してあり、ステップ２に関連する回路ブロ
ックは第２図の（ロ）でボしている。
本方式においては、５ＶＰ−ＣＰＵ間に設りられた前記
専用インタフェース５１−１による低速のデータ転送は
ブー１−ストランプのめであり、他のファームウェア本
体のデータは、チャネルインタフェースで転送されるの
で、第１図の方式に比軟して高速のＩＭＰＬを実行する
ことができる利点はあるが、ＭＳＵ５からＣ５３３ヘデ
ータ転送する為の専用インタフェース５１−２と専用回
路Ｂ（図示せず）が必要となり、特にマルチプロセンサ
ーシステムにおいては、各ＣＰ［Ｉ ３毎に上記専用回
路Ａ、Ｂが必要となる他、ＣＰＵ ３の数が多（なると
、ブートストラップのローディング時間も無視できなく
なる問題がある。
専用インタフェース５１−１による低速のデータ転送は
ブー１−ストランプのめであり、他のファームウェア本
体のデータは、チャネルインタフェースで転送されるの
で、第１図の方式に比軟して高速のＩＭＰＬを実行する
ことができる利点はあるが、ＭＳＵ５からＣ５３３ヘデ
ータ転送する為の専用インタフェース５１−２と専用回
路Ｂ（図示せず）が必要となり、特にマルチプロセンサ
ーシステムにおいては、各ＣＰ［Ｉ ３毎に上記専用回
路Ａ、Ｂが必要となる他、ＣＰＵ ３の数が多（なると
、ブートストラップのローディング時間も無視できなく
なる問題がある。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、ｃｐｕが本来もってい
るＣＳキャンシュ方式を改良して用い、５ｖ１）からＣ
Ｓヘローディングする為の専用回路を設けないで、ＩＭ
Ｉ）Ｌ時間もｃｐｕＯ数に関係せずに高速化できる方法
を提供することを目的とするものである。
るＣＳキャンシュ方式を改良して用い、５ｖ１）からＣ
Ｓヘローディングする為の専用回路を設けないで、ＩＭ
Ｉ）Ｌ時間もｃｐｕＯ数に関係せずに高速化できる方法
を提供することを目的とするものである。
（１４１発明の構成
そしてこの目的は、本発明によれば、複数個のプロセッ
サーで構成され、それぞれのプロセッサーに制御部１．
＠キヤ、シュメモリを有するデルタ処理システムにおい
て、電源投入時に、サービスプロセッサーによって、フ
ロッピー等のソア・イル記憶装置よりマイクロプログラ
ムを、主記憶装置の特定領域に転送する第１の手段と、
電源投入１１ｉ’ｌにリセットされる特定のフリップフ
ロップと、該フリップフロップによって、上記制御記憶
ギャノシュメモリのタグ部一致検出回路を閉塞する第２
の手段とを設け、上記第１の転送手段で上記１．ｌ）装
置の上記特定領域に転送されてきたマイクロプログラム
を、第２の閉塞手段によって、少なくとも上記制御記憶
キャッシュメモリのデータレジスタに転送して該マイク
ロブＩ：Ｊグラムを実ｆｉさ・口るようにして、該制御
記憶キャッシュメモリのタグ部の無効化処理を１１い、
該無ｖＪ化処理が完了した時点で、上記フリップフロッ
プをセｙｌ・して、」二部りグ部一致検出回路の閉基条
件を解除するように制御する方法を提供することによっ
て達成され、マルチプロセッサーシステムにおいても、
経済的に高速の■叶りを実行することができる利点があ
る。
サーで構成され、それぞれのプロセッサーに制御部１．
＠キヤ、シュメモリを有するデルタ処理システムにおい
て、電源投入時に、サービスプロセッサーによって、フ
ロッピー等のソア・イル記憶装置よりマイクロプログラ
ムを、主記憶装置の特定領域に転送する第１の手段と、
電源投入１１ｉ’ｌにリセットされる特定のフリップフ
ロップと、該フリップフロップによって、上記制御記憶
ギャノシュメモリのタグ部一致検出回路を閉塞する第２
の手段とを設け、上記第１の転送手段で上記１．ｌ）装
置の上記特定領域に転送されてきたマイクロプログラム
を、第２の閉塞手段によって、少なくとも上記制御記憶
キャッシュメモリのデータレジスタに転送して該マイク
ロブＩ：Ｊグラムを実ｆｉさ・口るようにして、該制御
記憶キャッシュメモリのタグ部の無効化処理を１１い、
該無ｖＪ化処理が完了した時点で、上記フリップフロッ
プをセｙｌ・して、」二部りグ部一致検出回路の閉基条
件を解除するように制御する方法を提供することによっ
て達成され、マルチプロセッサーシステムにおいても、
経済的に高速の■叶りを実行することができる利点があ
る。
（ｆｌ 発明の実施例
先ず、本発明の主旨を要約すると、本発明は、−１ｍの
データ処理システムにおけるサービスプロセッサーの機
能として、ファイル記憶装置（例えば、ソロ、ピーディ
スク記憶装置等）からマルチプレクサ−チャネルを通し
て主記憶装置にデータを転送できるチャネルパスがある
ことに着目して、この既存のパスを用いそ、主記憶装置
の一部をＣＳとし、初期マイクロプログラムローディン
グの時に、先ずファイル記憶装置からこのＣ３にマイク
ロプログラムのローディングを行い、該Ｃ３からＣＳキ
ャッシュへの最初のムーブイン動作は、ＣＳキャッシュ
のタグ部の一致検出回路を−ｑ閉塞することによって行
い、該ムーブインされたマイクロプログラムを実行する
ことにより、上記タグ部をクリアし、以後のムーブイン
動作は、ＣＳキャッシュの一般的な機能を用いて行うこ
とにより、特別な専用回路を設けることもな（、ＣＰＵ
の数が増加しても該初期マイクロプログラムローディン
グ時間を増加させないようにしようとするものである。
データ処理システムにおけるサービスプロセッサーの機
能として、ファイル記憶装置（例えば、ソロ、ピーディ
スク記憶装置等）からマルチプレクサ−チャネルを通し
て主記憶装置にデータを転送できるチャネルパスがある
ことに着目して、この既存のパスを用いそ、主記憶装置
の一部をＣＳとし、初期マイクロプログラムローディン
グの時に、先ずファイル記憶装置からこのＣ３にマイク
ロプログラムのローディングを行い、該Ｃ３からＣＳキ
ャッシュへの最初のムーブイン動作は、ＣＳキャッシュ
のタグ部の一致検出回路を−ｑ閉塞することによって行
い、該ムーブインされたマイクロプログラムを実行する
ことにより、上記タグ部をクリアし、以後のムーブイン
動作は、ＣＳキャッシュの一般的な機能を用いて行うこ
とにより、特別な専用回路を設けることもな（、ＣＰＵ
の数が増加しても該初期マイクロプログラムローディン
グ時間を増加させないようにしようとするものである。
即ち、従来の方式では、各ＣＰＵがＣＳを持っているの
で、ＳｖＰから直接各ＣＩＩＬＩのＣ３に対して、初期
マイクロプログラムローディングを行う必要があり、５
ｖｐ−ｃｐｕインタフェースが増加する問題があるので
、既存のＳＶＰ ＭＸＣＭＳＵ ルｈテ、ＭＳＵの一部
をＣ３にして、このＣ３にのみ初期マイクロプログラム
ローディングを行い、各ＣＰＵにはＣＳキャッシュのみ
を置くようにして、従来方式では必要であった専用の５
ｖｐ−ｃｐｕインタフェースを設けることなく、上記初
期マイクロプログラムローディングの高速化を実現し、
且つ各ＣＩＩＵのＣＳキャッシュの機能によって、処理
の高速化も図ろうとするものである 以下本発明の実施例を図面によって詳述する。
で、ＳｖＰから直接各ＣＩＩＬＩのＣ３に対して、初期
マイクロプログラムローディングを行う必要があり、５
ｖｐ−ｃｐｕインタフェースが増加する問題があるので
、既存のＳＶＰ ＭＸＣＭＳＵ ルｈテ、ＭＳＵの一部
をＣ３にして、このＣ３にのみ初期マイクロプログラム
ローディングを行い、各ＣＰＵにはＣＳキャッシュのみ
を置くようにして、従来方式では必要であった専用の５
ｖｐ−ｃｐｕインタフェースを設けることなく、上記初
期マイクロプログラムローディングの高速化を実現し、
且つ各ＣＩＩＵのＣＳキャッシュの機能によって、処理
の高速化も図ろうとするものである 以下本発明の実施例を図面によって詳述する。
第３図は、本発明の詳細な説明する図であり、第４図は
一１本来ＣＰＵが持っているＣＳキャッシュの機能ブロ
ックに、本発明を実施した例を示した図である。
一１本来ＣＰＵが持っているＣＳキャッシュの機能ブロ
ックに、本発明を実施した例を示した図である。
第３図において、１〜５及び３３は、第２図で説明した
ものと同じものであり、３４はＣＳキャッシュ制御部で
ある。
ものと同じものであり、３４はＣＳキャッシュ制御部で
ある。
本発明によってＩＭＩ）Ｌを行う場合ニステップｌ＋５
ＶＰ２が本来持っているチャネル制御［１能ヲ用イア、
７０７ピーＩ ５ＶＰ２ ＭＸＣ４ＭＳＬ＋ ５のルー
トで、フロッピー１からファームウェア全体をＭＳＵ
５にローディングする。
ＶＰ２が本来持っているチャネル制御［１能ヲ用イア、
７０７ピーＩ ５ＶＰ２ ＭＸＣ４ＭＳＬ＋ ５のルー
トで、フロッピー１からファームウェア全体をＭＳＵ
５にローディングする。
このローディング制御は、ＳＶＰ ２が持っている制御
メモリ内のプログラムで行う。
メモリ内のプログラムで行う。
ステップ２ ：各ＣＰＵ ３が持っているＣＳキャッシ
ュ３３の機能（ＣＳキャッシュ３３に必要とする制御語
が存在しない時、ＭＳＵ ５から特定のブロックを転送
する機能）を用いて、ステップ１で既にＭＳＵ ５にロ
ーディング（実際はチャネル転送）されているファーム
ウェアをムーブインするようにして、必要な制御語の転
送を行うようにする。この動作ばＣＳキャッシュ制御部
３４が司る。
ュ３３の機能（ＣＳキャッシュ３３に必要とする制御語
が存在しない時、ＭＳＵ ５から特定のブロックを転送
する機能）を用いて、ステップ１で既にＭＳＵ ５にロ
ーディング（実際はチャネル転送）されているファーム
ウェアをムーブインするようにして、必要な制御語の転
送を行うようにする。この動作ばＣＳキャッシュ制御部
３４が司る。
従って、ファームウェアのＭＳＵ ５へのローディング
は、チャネルインタフェースで行われるので間通化が図
れる。
は、チャネルインタフェースで行われるので間通化が図
れる。
そして、ＭＳＵ ５から各ＣＰＵ ３への制御語の転送
は通常のムーブインで行うので、マルチプロセッサーシ
ステムにおいて、ＣＰｔ１５の数が増加しても、ＩＭＰ
Ｌに必要な時間が増加することがない特徴がある。
は通常のムーブインで行うので、マルチプロセッサーシ
ステムにおいて、ＣＰｔ１５の数が増加しても、ＩＭＰ
Ｌに必要な時間が増加することがない特徴がある。
次に、第４図によって、各ＣＰＵ ３が必要とするマイ
クロプログラムが、上記ＭＳＵ ５のＣ５から、ＣＳキ
ャッシュ３３ヘムーブインされる手順を説明する。
クロプログラムが、上記ＭＳＵ ５のＣ５から、ＣＳキ
ャッシュ３３ヘムーブインされる手順を説明する。
図において、３２はＣＳアドレスレジスタ（Ｃ５ＡＩυ
。
。
３３ばＣＳキャッシュ、 ３４１ ＬよＴＡＧ書き込み
部、３４２はタグ部（１’ＡＧ ） 、 ３４３は一致
検出部（ＧＯＭＰ） 。
部、３４２はタグ部（１’ＡＧ ） 、 ３４３は一致
検出部（ＧＯＭＰ） 。
３４４はムーブイン制御部、３４５は論理積回路、３４
６は否定回路、５１はＭＳＵ制御回路、 Ｇｌ、 Ｇ２
はケート回路、そして６が本発明の実施に必要なフリッ
プフロップ（ＶＦ）である。
６は否定回路、５１はＭＳＵ制御回路、 Ｇｌ、 Ｇ２
はケート回路、そして６が本発明の実施に必要なフリッ
プフロップ（ＶＦ）である。
この図において、フリップフロップ（ＶＦ） ６がなけ
れば、一般のＣＳキャッシュとしての動作が行われるこ
とは明らかである。以下本発明を実施した場合の動作を
説明する。
れば、一般のＣＳキャッシュとしての動作が行われるこ
とは明らかである。以下本発明を実施した場合の動作を
説明する。
■先ず、電源投入時に、フリップフロップ（ＶＦ） −
〇とすると、論理積回路３４５は閉塞されるので、否定
回路３４６がオンとなり、ムーブイン制御部３４４が起
動されて、本ＣＳキャッシュ３３は常時ムーブインがで
きる状態となる。
〇とすると、論理積回路３４５は閉塞されるので、否定
回路３４６がオンとなり、ムーブイン制御部３４４が起
動されて、本ＣＳキャッシュ３３は常時ムーブインがで
きる状態となる。
■電源投入時には、総てのフリップフロップ。
レジスタ類はクリアされるが、タグ部（ＴＡＧ ） ３
４２やＣＳキャッシュ３３等のメモリはクリアされない
ので、不定値の侭であり、タグ部（ＴＡＧ ） ３４２
のバリッドビットも０．１の混在状態と考えと良い。
４２やＣＳキャッシュ３３等のメモリはクリアされない
ので、不定値の侭であり、タグ部（ＴＡＧ ） ３４２
のバリッドビットも０．１の混在状態と考えと良い。
従って、この侭ではフリップフロップ（ＶＦ） ＝１と
しても、ＣＳキャッシュ機能の正常動作は保障されない
為、先ずタグ部ｃＴＡ６） ３１４２のバリッドビット
を０”に初期化する必要がある。
しても、ＣＳキャッシュ機能の正常動作は保障されない
為、先ずタグ部ｃＴＡ６） ３１４２のバリッドビット
を０”に初期化する必要がある。
そこで、フリップフロップ、（ＶＦ） 、＝０にして、
一致検出回路３４３が閉塞されている間に、ムーブイン
制御部３４４を起動して、この時のＣＳアドレスレジス
タ（Ｃ５ＡＩｉ） ３２が示す番地（即ち、全″０”）
からマイクロプログラムをムーブインする。
一致検出回路３４３が閉塞されている間に、ムーブイン
制御部３４４を起動して、この時のＣＳアドレスレジス
タ（Ｃ５ＡＩｉ） ３２が示す番地（即ち、全″０”）
からマイクロプログラムをムーブインする。
上記Ｏ番地のＣ５５に、予めタグ部（ＴＡＧ ） ３４
２をクリアするマイクロプログラムを格納しておくこと
により、上記ムーブイン動作によって、ＴＡＧクリアル
ーチンが含まれているブロックが、ゲート回路Ｇ２を通
して、ＣＳキャッシュ３３に転送されてくる。
２をクリアするマイクロプログラムを格納しておくこと
により、上記ムーブイン動作によって、ＴＡＧクリアル
ーチンが含まれているブロックが、ゲート回路Ｇ２を通
して、ＣＳキャッシュ３３に転送されてくる。
この時、最初の１語をバイパスさせることにより、ＣＳ
データレジスタ（図示せず）にセットされ、上記ＴＡＧ
クリアルーチンが実行される。この時、ＴＡＧ書き込み
部３４１が用いられる。
データレジスタ（図示せず）にセットされ、上記ＴＡＧ
クリアルーチンが実行される。この時、ＴＡＧ書き込み
部３４１が用いられる。
■ＴＡＧクリア動作が終了した時、該ＴＡＧクリアルー
チンの、ある制御語によって、フリップフロップ（ＶＦ
） ６をセントすると、論理積回路３４５の閉塞条件が
Ｎ除されて、ＣＳキャッシュ３３の関連回路は、一般的
なキャッシュ動作を行うことができるようになる。
チンの、ある制御語によって、フリップフロップ（ＶＦ
） ６をセントすると、論理積回路３４５の閉塞条件が
Ｎ除されて、ＣＳキャッシュ３３の関連回路は、一般的
なキャッシュ動作を行うことができるようになる。
■以後、タグ部（ＴＡＧ ） ３４２内のバリッドビッ
トＶの値により、一般的なキャッシュ制御が実行される
。
トＶの値により、一般的なキャッシュ制御が実行される
。
この時点においては、上記のＴＡＧクリアルーチンによ
って、総てのバリッドビットＶは０”となっているので
、上記の一般的なキャッシュ制御によって、必要なマイ
クロプログラムが順次、ＣＳＳキイシュ３３にムーブイ
ンされ、実行されるように動作する。
って、総てのバリッドビットＶは０”となっているので
、上記の一般的なキャッシュ制御によって、必要なマイ
クロプログラムが順次、ＣＳＳキイシュ３３にムーブイ
ンされ、実行されるように動作する。
上記■〜■の動作が、第３図で説明したステップ２の動
作である。
作である。
本発明を実施した場合、ＣＳは複数個のｃｐｕに共通に
、ＭＳＵの特定領域に置かれ、各ＣＰＵにはＣＳキャッ
シュだけを設けておくことにより、初期マイクロプログ
ラムローディングは、フロッピーから上記ＭＳＵ内のＣ
Ｓに行うだけで済み、且つ通常のＣＳとＣＳキヤ・ノシ
ュの効果も得られる特徴がある。
、ＭＳＵの特定領域に置かれ、各ＣＰＵにはＣＳキャッ
シュだけを設けておくことにより、初期マイクロプログ
ラムローディングは、フロッピーから上記ＭＳＵ内のＣ
Ｓに行うだけで済み、且つ通常のＣＳとＣＳキヤ・ノシ
ュの効果も得られる特徴がある。
（ｇｌ 発明の効果
以上、詳細に説明したように、本発明の初期マイクロプ
ログラムローディング方式は、一般のデータ処理システ
ムにおけるサービスプロセンサーが持っている、ファイ
ル記憶装置（例えば、フロッピーディスク記憶装置等）
からマルチプレクサ−チャネルを通して主記憶装置にデ
ータを転送する既存のチャネルパス機能を用いて、主記
憶袋；６の一部をＣ５とし、初期マイクロプログラムロ
ーディングの時に、先ずファイル記憶装置からこのＣ３
にマイクロプログラムのローディングを行い、以後の上
記Ｃ３から各ＣＰυのＣＳキャッシュへのムーブインは
、ＣＳキャッシュの一般的な機能を用いて行うように制
御されるので、ＣＰｕに特別な専用回路や、ＳｖＰとの
間に専用のインタフェースを設けることもなく、ｃｐｕ
Ｏ数が増加しても該初期マイクロプログラムローディン
グ時間を増加させず、且つＣＳキャッシュによる高速化
も得られる効果がある。
ログラムローディング方式は、一般のデータ処理システ
ムにおけるサービスプロセンサーが持っている、ファイ
ル記憶装置（例えば、フロッピーディスク記憶装置等）
からマルチプレクサ−チャネルを通して主記憶装置にデ
ータを転送する既存のチャネルパス機能を用いて、主記
憶袋；６の一部をＣ５とし、初期マイクロプログラムロ
ーディングの時に、先ずファイル記憶装置からこのＣ３
にマイクロプログラムのローディングを行い、以後の上
記Ｃ３から各ＣＰυのＣＳキャッシュへのムーブインは
、ＣＳキャッシュの一般的な機能を用いて行うように制
御されるので、ＣＰｕに特別な専用回路や、ＳｖＰとの
間に専用のインタフェースを設けることもなく、ｃｐｕ
Ｏ数が増加しても該初期マイクロプログラムローディン
グ時間を増加させず、且つＣＳキャッシュによる高速化
も得られる効果がある。
第１図は従来の初期マイクロプログラムローディング方
式の１例をブロック図でボした図、第２図は従来の初期
マイクロプログラムローディング方式の他の１例をブロ
ック図で示した図、第３図は本発明の詳細な説明する図
、第４図は本発明の一実施例をブロック図で示した図で
ある。 図面において、１はフロッピーディスク、２はサービス
ブロセ・７サー（ＳＶＰ ） 、 ３はプロセッサー’
（Ｃ：ＰＵ ） 、 ３１は書き込み制御部、３２は
ＣＳアドレスレジスタ（Ｃ５ＡＲ） 、 ３３は制御メ
モリ ＣＣ３） 、 ３４はＣＳキャッシュ制御部、３
４１ はＴＡＧ書き込み部。 ３４２はタグ部（１゛八Ｇ ＞ 、 ３４３は一致検出
回路、３４４はムーブイン制御部、４はマルチプレクサ
−チャネル、５は上記４ｇ装置（ＭＳＵ ’） 、 ５
１はＭＳＵ制御回路、をそれぞれ示す。 単 １ 匂 隼 ２２ 峯 ３ Ｕ 年 ４ 図
式の１例をブロック図でボした図、第２図は従来の初期
マイクロプログラムローディング方式の他の１例をブロ
ック図で示した図、第３図は本発明の詳細な説明する図
、第４図は本発明の一実施例をブロック図で示した図で
ある。 図面において、１はフロッピーディスク、２はサービス
ブロセ・７サー（ＳＶＰ ） 、 ３はプロセッサー’
（Ｃ：ＰＵ ） 、 ３１は書き込み制御部、３２は
ＣＳアドレスレジスタ（Ｃ５ＡＲ） 、 ３３は制御メ
モリ ＣＣ３） 、 ３４はＣＳキャッシュ制御部、３
４１ はＴＡＧ書き込み部。 ３４２はタグ部（１゛八Ｇ ＞ 、 ３４３は一致検出
回路、３４４はムーブイン制御部、４はマルチプレクサ
−チャネル、５は上記４ｇ装置（ＭＳＵ ’） 、 ５
１はＭＳＵ制御回路、をそれぞれ示す。 単 １ 匂 隼 ２２ 峯 ３ Ｕ 年 ４ 図
Claims (1)
- 複数個のプロセンサーで構成され、それぞれのプロセン
サーに制御記憶キャッシュメモリを有するデータ処理シ
ステムにおいて、電源投入時に、サービスプロセッサー
によって、ファイル記憶装置よりマイクロプログラムを
、主記憶装置の特定領域に転送する第１の手段と、電源
投入時にリセフトされる特定のフリップフロップと、該
フリップフロップによって、上記制御記憶キャッシュメ
モリのタグ部一致検出回路を閉塞する第２の手段とを設
け、上記第１の転送手段で主記憶装置の、上記特定領域
に転送されてきたマイクロプログラムを、第２の閉塞手
段によって、少なくとも上記制御記憶キャッシュメモリ
のデータレジスタに転送して該マイクロプログラムを実
行させ、該制御記憶キャッシュメモリのタグ部の無効化
処理を行い、該無効化処理が完了した時点で、上記フリ
ップフロップをセントして、上記タグ部・一致検出回路
の閉塞条件を解除するように制御することを特徴とする
初期マイクロプログラムローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191631A JPS6083161A (ja) | 1983-10-13 | 1983-10-13 | 初期マイクロプログラムロ−デイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191631A JPS6083161A (ja) | 1983-10-13 | 1983-10-13 | 初期マイクロプログラムロ−デイング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083161A true JPS6083161A (ja) | 1985-05-11 |
| JPS6350735B2 JPS6350735B2 (ja) | 1988-10-11 |
Family
ID=16277859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191631A Granted JPS6083161A (ja) | 1983-10-13 | 1983-10-13 | 初期マイクロプログラムロ−デイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083161A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296230A (ja) * | 1986-06-17 | 1987-12-23 | Fujitsu Ltd | イニシヤルマイクロプログラムロ−デイング方式 |
| US10485706B2 (en) | 2016-08-29 | 2019-11-26 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
-
1983
- 1983-10-13 JP JP58191631A patent/JPS6083161A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296230A (ja) * | 1986-06-17 | 1987-12-23 | Fujitsu Ltd | イニシヤルマイクロプログラムロ−デイング方式 |
| US10485706B2 (en) | 2016-08-29 | 2019-11-26 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
| US10987251B2 (en) | 2016-08-29 | 2021-04-27 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
| US11337861B2 (en) | 2016-08-29 | 2022-05-24 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350735B2 (ja) | 1988-10-11 |
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