JPS6079467A - Information processing system - Google Patents
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- JPS6079467A JPS6079467A JP58188207A JP18820783A JPS6079467A JP S6079467 A JPS6079467 A JP S6079467A JP 58188207 A JP58188207 A JP 58188207A JP 18820783 A JP18820783 A JP 18820783A JP S6079467 A JPS6079467 A JP S6079467A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はベクトルデータストア処理中のスカラ従来技術
バッファメモリ回路を持つスカラー演算処理装置と主記
憶装置に対して複数個のインターフェースを持ち、複数
のベクトル要素データを同時にアクセスすることのでき
る並列ベクトル演算処理装置とを有する情報処理システ
ムにおいて、ベクトル演算処理装置が行なうベクトル要
素の主記憶装置に対するストア動作に対応して、スカラ
ー演算処理装置で持っているバッファメモリ回路の内容
を保証するために、ベクトルストアアドレスをバッファ
メモリ回路、タグ記憶回路に送シバッファメモリにベク
トルストアアドレスに対応したデータが登録されている
か否かチェックし登録されていればタグ記憶回路に登録
されている該当アドレスを無効化する無効化回路を持た
せる方式は従来から知られている。一般にはこの無効化
動作は、実際の主記憶装置へのベクトル要素ストア動作
とは独立に行なわ扛、かつ、無効化動作の処理効率を向
上させる為複数個の無効化回路を持たせる方法等も知ら
れている。DETAILED DESCRIPTION OF THE INVENTION The present invention has a plurality of interfaces to a scalar arithmetic processing unit having a scalar prior art buffer memory circuit and a main memory during vector data store processing, and accesses a plurality of vector element data simultaneously. In an information processing system having a parallel vector arithmetic processing device capable of processing, the contents of a buffer memory circuit possessed by the scalar arithmetic processing device are In order to guarantee this, the vector store address is sent to the buffer memory circuit and the tag storage circuit, and it is checked whether data corresponding to the vector store address is registered in the buffer memory. If it is registered, it is registered in the tag storage circuit. A method of providing an invalidation circuit for invalidating the corresponding address that is currently being used has been known in the past. In general, this invalidation operation is performed independently of the actual vector element store operation to the main memory, and there are also methods of providing multiple invalidation circuits to improve the processing efficiency of the invalidation operation. Are known.
しかしながら、ベクトルストア命令に対応して無効化動
作の処理効率を向上させるだりでは、ベクトルストア命
令の後続命令、特にスカラロード命令の高速化は行なえ
ない。すなわち、ベクトルストア処理中(ベクトルスト
ア動作および無効化処理動作中)には後続のスカラロー
ド命令はたとえ、バッファメモリ回路に要求しているス
カラーデータが存在する場合もバッファメモリ回路のデ
ータ保証が終了するまで実行を中断しているため、スカ
ラー命令の冒速化が行なえないという欠点がおる。However, by improving the processing efficiency of the invalidation operation in response to the vector store instruction, it is not possible to speed up instructions subsequent to the vector store instruction, especially scalar load instructions. In other words, during vector store processing (during vector store operation and invalidation processing operation), the data guarantee of the buffer memory circuit ends for subsequent scalar load instructions even if the requested scalar data exists in the buffer memory circuit. Since execution is suspended until the command is executed, the disadvantage is that it is not possible to speed up scalar instructions.
発明の目的
ベクトル演算命令におけるベクトル要素のストア動作は
、■連続番地へのストア動作、■−一足距離番地毎のス
トア動作、■ランダムな番地へのストア動作に大別され
るが■と■のストア動作が殆んどである。本発明の目的
は連続番地へのストア動作および一足距離番地毎へのス
トア動作中はストアアドレスの開始アドレスと終了アド
レスを前もって計算しベクターストアアドレス領域レジ
ス麿−vr侃洩1小鮪θ)ズナラex −k”会合のロ
ート9アドレスがペクタストアアドレス領域内に入って
いなければベクトルストア処理の追い越し処理を可能に
した情報処理システムを提供することにある。Purpose of the Invention The store operation of vector elements in a vector operation instruction can be roughly divided into ■ store operation to consecutive addresses, ■ store operation at each address of one foot distance, and ■ store operation to random addresses. Most of the operations are store operations. The object of the present invention is to calculate the start address and end address of the store address in advance during the store operation to consecutive addresses and the store operation to each address of one foot distance. An object of the present invention is to provide an information processing system that enables overtaking processing of vector store processing if the roto 9 address of the "ex-k" meeting does not fall within the vector store address area.
発明の構成
本発明のシステムは、主記憶装置とこの主記憶装置との
間でデータ送受信パスを持ちこの主記憶装置のデータの
一部の写しを記憶するバッファメモリ手段と、該バッフ
ァメモリ手段の格納データに対応する前記主記憶装置の
ブロックアドレス情報を登録するタグ記憶手段と、この
タグ記憶手段にブロックアドレス情報の新規登録または
登録アドレスの無効化を制御するタグ制御手段と、プロ
グラム命令に従ってベクトルデータまたはスカラーデー
タのロード、ストア動作指令を出す指令手段と、該指令
手段からのベクトルストア動作指令に応答し、該指令に
伴なって発生さ扛る複数のベクトル要素データに対する
夫々のストアアドレスが前記タグ記憶手段に登録さ1て
いるか否かをチェックし、登録さ扛ている場合には、前
記タグ制両手段に登録アドレスの無効化を指示するタグ
登録無効化指示手段と、前記ベクトルストア動作指令お
よび該指令に伴なって発生さ扛るベクトルストアの開始
アドレス、ベクトル要素データ間の距離およびベクトル
ストアの要素数に基づきベクトルストアが実行さ■る主
記憶上のストア開始アドレスおよびストア終了アドレス
領域内域て記憶するベクトルストア領域格納手段と、前
記ベクトルデータストア指令に応答して前記タグ登録無
効化指示手段の動作完了前に前記指令手段から後続のス
カラーデータロード指令?受けとると該指令に伴なって
受けとるスカラーデータロードアドレスが前記ベクトル
ストア領域格納手段で示さするアドレス領域内にあるか
否かをチェックし領域内にあルば領域内検出信号を出力
する領域検出手段と、前記指令手段、バッファメモリ手
段、タグ記憶手段とそ扛ぞ扛接続さ扛、前記領域検出手
段から領域内検出信号を受けると、スカラーロード指令
処理を中継するよう制御するスカラー制御手段とを含む
。Structure of the Invention The system of the present invention comprises a main storage device and a buffer memory means having a data transmission/reception path between the main storage device and storing a copy of a part of the data in the main storage device; a tag storage means for registering block address information of the main storage device corresponding to stored data; a tag control means for controlling new registration of block address information in the tag storage means or invalidation of registered addresses; A command means for issuing load and store operation commands for data or scalar data, and in response to a vector store operation command from the command means, each store address for a plurality of vector element data generated in response to the command is set. tag registration invalidation instructing means for checking whether the registered address is registered in the tag storage means, and instructing the tag control means to invalidate the registered address if the registered address is registered; and the vector store. The store start address and store end address on the main memory at which the vector store is executed based on the operation command, the vector store start address generated with the command, the distance between vector element data, and the number of vector store elements. A vector store area storage means for storing data in an address area, and a subsequent scalar data load command from the command means before the operation of the tag registration invalidation command means is completed in response to the vector data store command? When receiving the command, area detection means checks whether the scalar data load address received along with the command is within the address area indicated by the vector store area storage means, and if it is within the area, outputs an in-area detection signal. and a scalar control means which is connected to the command means, buffer memory means and tag storage means and controls to relay the scalar load command processing when receiving an in-area detection signal from the area detection means. include.
発明の実施例 次に本発明について、図面を参照しながら説明する。Examples of the invention Next, the present invention will be explained with reference to the drawings.
第1図を参照すると、本発明の一実施例は、指令回路l
、複数のベクトル演算処理装置2.3および4.主記憶
装置5.ヌカ2−ロード制御回路6、ベクトルストアア
ドレス領域レジスタ7、タグ回路8.タグ制仰回路9.
バッファメモリ回路10、タグ登録無効化指示回路11
.領域検出回路12.およびスカラー演算回路13から
構成されている。Referring to FIG. 1, one embodiment of the present invention includes a command circuit l
, a plurality of vector processing units 2.3 and 4. Main memory 5. Nuka 2 - load control circuit 6, vector store address area register 7, tag circuit 8. Tag control circuit 9.
Buffer memory circuit 10, tag registration invalidation instruction circuit 11
.. Area detection circuit 12. and a scalar arithmetic circuit 13.
第2図を参照すると、前記タグ登録無効化指示回路11
は、開始アドレスレジスタ201.ベクトル要素nJl
距離レジスタ202.要素数レジスタ203、切替回路
204.加算器入力レジスタ205゜加算器206.ベ
クトルアドレスレジスタ207゜切替回路208.減算
器209.減算結果レジスタ21O,ベクトルストアア
ドレス制御回路211゜切替回路300の一部、および
タグ検出アドレスレジスタ301から構成さルている。Referring to FIG. 2, the tag registration invalidation instruction circuit 11
is the start address register 201. vector element nJl
Distance register 202. Element number register 203, switching circuit 204. Adder input register 205° Adder 206. Vector address register 207° switching circuit 208. Subtractor 209. It consists of a subtraction result register 21O, a part of the vector store address control circuit 211° switching circuit 300, and a tag detection address register 301.
前記タグ記憶回路8は切替回路300.の一部、タグ検
出アドレスレジスタ301の一部、タグメモリ302、
″″l#レベル信号303.10″レベル信号304、
切替回路305、およびタグVビットメモリ306から
構成さ扛ている。The tag storage circuit 8 includes a switching circuit 300. a part of the tag detection address register 301, a part of the tag memory 302,
""l# level signal 303.10" level signal 304,
It consists of a switching circuit 305 and a tag V bit memory 306.
前記タグ制御回路9は書込アドレスレジスタ406、お
よびANDグー) 401および402がら構成されて
いる。The tag control circuit 9 is composed of a write address register 406 and AND registers 401 and 402.
前記ベクトルストアアドレスIJt域レジスタ7は、開
始アドレスレジスタ600.ベクトル要素間距離レジス
タ6011要素数レジスタ602%乗算器603、加算
器604、ベクトル終了アドレスレジスタ605および
ベクトルストア開始アドレスレジスタ606から構成さ
れている。前記領域検出回路12は減算器700および
701およびANDゲー) 702がら構成さ扛ている
。The vector store address IJt area register 7 includes the start address register 600. It consists of a vector element distance register 6011, an element number register 602, a % multiplier 603, an adder 604, a vector end address register 605, and a vector store start address register 606. The area detection circuit 12 is composed of subtracters 700 and 701 and an AND game 702.
次にこの実施例の動作を詳細に説明する。Next, the operation of this embodiment will be explained in detail.
指令回路lからベクトルデータストア指令がパス101
を介してベクトル演算処理装置2.3゜4およびベクト
ルストアアドレス領域レジスタ7、およびタグ登録無効
化回路11に転送されるとベクトル演算処理装置2,3
および4は、ノクス102゜103および104を介し
て主記憶装置5に対してベクトルストア動作を実行する
。ベクトルストアアドレス領域レジスタ7では、パス1
01を介して送られてくるベクトルストアの開始アドレ
スa3)。Vector data store command is passed from command circuit l to path 101
When the data is transferred to the vector arithmetic processing device 2.3゜4, vector store address area register 7, and tag registration invalidation circuit 11, the vector arithmetic processing device 2,3
and 4 execute a vector store operation on the main storage device 5 via nodes 102, 103 and 104. In vector store address area register 7, path 1
The starting address of the vector store sent via 01 a3).
ベクトル要素間距離0およびベクトルストアの要素数(
0の情報からベクトルストア開始アドレス出)ト終了ア
ドレス=開始アドレス0+ベクトル要素間距離(ト)×
ベクトルストアの要素数@を計算し結果を保持する。ま
た、タグ登録無効化回路11では、パス101を介して
送ら几てくるベクトルストア情報からベクトルストアア
ドレス(ハ)、CB十D)。The distance between vector elements is 0 and the number of elements in the vector store (
Vector store start address is derived from the information of 0) and end address = start address 0 + distance between vector elements (g) x
Calculates the number of elements in the vector store and stores the result. Further, the tag registration invalidation circuit 11 determines the vector store address (C), CB1D) from the vector store information sent via the path 101.
CB+2D)s−・・・・・CB+EXD)を作成し、
タグ記憶回路8のタグアドレス情報108と比較する。CB+2D)s-...Create CB+EXD),
It is compared with the tag address information 108 in the tag storage circuit 8.
比滑一致がとれると、ベクトルストアアドレスがタグ記
憶回路8に登録さ1ていることを示すのでベクトルス“
ドア動作が実行さnる主記憶装置5に対してベクトルス
トア動作が行なわ扛ないバックアメモリ回路10の1各
を保証するためにはバックアメモリ回路10に保持され
ているデータの主記憶上のブロックアドレスを登録して
いるタグ記憶回路8のブロックアドレスを無効化するよ
うタグ制御回路9に無効化すべきタグアドレスと無効化
指示がパス109を介して転送さ扛る。If the ratio matches, it indicates that the vector store address is registered in the tag storage circuit 8, so the vector store address is registered in the tag storage circuit 8.
In order to guarantee that each of the backup memory circuits 10 is not stolen when a vector store operation is performed on the main memory 5 when the door operation is executed, the blocks on the main memory of the data held in the backup memory circuit 10 are stored. A tag address to be invalidated and an invalidation instruction are transferred to the tag control circuit 9 via a path 109 so as to invalidate the block address of the tag storage circuit 8 in which the address is registered.
このようにベクトルストア指令に対するタグ登録無効化
処理を実行中に後続のスカラーデータロード指令を指令
回路lから、パス106を介してスカラーロード制御回
路6が受けるとスカラーロードアドレス情報がパス11
6に介して領域検出回路12vc%またパス115′f
:介してタグ記憶回路8と、タグ登録無効化指示回路1
1に、またパス112を介してバッファメモリ回路10
にそ几ぞれスカラーロード指令信号とともに転送さnる
。When the scalar load control circuit 6 receives a subsequent scalar data load command from the command circuit l via the path 106 while executing the tag registration invalidation process for the vector store command, the scalar load address information is transferred to the path 11.
6 through the area detection circuit 12vc% and the path 115'f
: Via the tag storage circuit 8 and the tag registration invalidation instruction circuit 1
1 and also via path 112 to buffer memory circuit 10
The data is then transferred together with the scalar load command signal.
スカラーロード指令金堂けとると領域検出回路12では
一緒に送ら扛て来るスカラーロードアドレスをベクトル
ストアアドレス領域レジスタ7の出力105と比較し、
スカラーロードアドレスがベクトルストアアドレス領域
内に入っているか否かが比較され領域内に入っていると
領域内検出信号がパス107を介してスカラーロード制
御回路6に送られスカラーロード動作が中断させられる
。When the scalar load command is sent, the area detection circuit 12 compares the scalar load address that is sent together with the output 105 of the vector store address area register 7.
It is compared whether the scalar load address is within the vector store address area, and if it is within the area, an inside area detection signal is sent to the scalar load control circuit 6 via path 107 and the scalar load operation is interrupted. .
領域内検出信号が出なければまずスカラーロードアドレ
スがタグ記憶回路8に登録さ扛ているか否かが調べられ
、登録されていればバッファメモリ回路lOから読み出
さ扛たスカラーデータがパス113を介してスカラー演
算回路13に送られる。また、タグ記憶回路8にスカラ
ーロードアドレスが登録されていなければパス11を介
して主6己憶装置5からスカラーロードアドレスデータ
金倉むブロックデータがバッファメモリ回路10に登録
さ牡る。タグ記憶回路8にもスカラーロードアドレスを
含むグロックアドレスがタグ制御回路9の指示によシ登
録され、ノ;ツファメモリ回路lOから再びスカラーロ
ードデータを読み出しヌカ2−演算回路13にロードデ
ータが送られる。If the in-area detection signal is not output, it is first checked whether the scalar load address is registered in the tag storage circuit 8 or not. The signal is sent to the scalar arithmetic circuit 13. Further, if the scalar load address is not registered in the tag storage circuit 8, the block data containing the scalar load address data is registered in the buffer memory circuit 10 from the main storage device 5 via the path 11. The Glock address including the scalar load address is also registered in the tag memory circuit 8 according to the instructions from the tag control circuit 9, and the scalar load data is read out again from the tufa memory circuit IO and the load data is sent to the Nuka 2-arithmetic circuit 13. .
次に、第2図を使用して、さらにタグ記憶回路8および
タグ登録無効化指示回路11について一実施例を説明す
る。Next, an embodiment of the tag storage circuit 8 and the tag registration invalidation instruction circuit 11 will be further described using FIG.
指令回路lからベクトルストア指令がノ(ス101を介
してタグ登録無効化団路111C送出さすると一緒に送
られるベクトルストアの開始アドレス卸。When a vector store command is sent from the command circuit 1 via the node 101, the start address of the vector store is sent together with the tag registration invalidation group 111C.
ベクトル要素間距離の)およびベクトルストアの要素数
(ト)がそ扛ぞれ開始アドレスレジスタ201、ベクト
ル要素間距離レジスタ202、および要素数レジスタ2
03にセットされる。The distance between vector elements) and the number of elements in the vector store (g) are respectively stored in the start address register 201, the distance between vector elements register 202, and the number of elements register 2.
Set to 03.
開始アドレスレジスタ201の出力は、切替回路204
を介して加算器入力レジスタ205に送らnsベクトル
要素間距離レジスタ202の出力は加算器206に送ら
nる。加算器206は加算器入力レジスタ205の出力
とベクトル要素間距離レジスタ202の出力とを加算し
結果は、切替回路204と、ベクトルストアアドレスレ
ジスタ207に送られる。ベクトルアドレスレジスタ2
01の出力は、加算器206の結果がセットさルる毎に
、タグ記憶回路8内のタグ検索アドレスレジスタ301
に切替回路300を介してセットさnる。The output of the start address register 201 is sent to the switching circuit 204.
The output of the vector element distance register 202 is sent to the adder 206 via n. Adder 206 adds the output of adder input register 205 and the output of vector element distance register 202, and the result is sent to switching circuit 204 and vector store address register 207. Vector address register 2
The output of 01 is sent to the tag search address register 301 in the tag storage circuit 8 every time the result of the adder 206 is set.
is set via the switching circuit 300.
trcベクトルアドレスレジスタ207にはベクトルス
トアアドレスが要素数(匂回数だけセットされ、前記タ
グ記憶回路8にの)回、ベクトルストアアドレスとして
転送さ肛る。ベクトルストアアドレスの作成および転送
は、要素数レジスタ203の出力をベクトルストアアド
レスの作成および転送の[[、減算器209で−lし減
算結果レジスタ210(1り 出力−1)iベクトルス
トアアドレス制御回路211で零が検出さ■るまで行わ
する。前記切替回路204.208および300は、ベ
クトルストアアドレス制御回路211で制御する。詳a
fx tIII作説明は、本発明とあまシ関係ないの
で省略する。The vector store address is transferred to the trc vector address register 207 as a vector store address the number of elements (set for the number of times, and transferred to the tag storage circuit 8). To create and transfer a vector store address, use the output of the number of elements register 203 to create and transfer a vector store address. This is repeated until the circuit 211 detects zero. The switching circuits 204, 208 and 300 are controlled by a vector store address control circuit 211. Details a
The explanation of fx tIII operation is omitted because it has no bearing on the present invention.
前記タグ検索アドレスレジスタ301にベクトルストア
アドレスがセットさrると、該アドレスの下位ブロック
内アドレスがパス307を介してタグメモリ302と、
タグVセットメモリ306に送ら扛、該当するブロック
アドレスおよびvビットが読み出され、比較回路212
,213およびANDゲート214,215に送られる
。本実施例テハハツファメモリは2コンノく−メント(
レベル)fl−考えている。When a vector store address is set in the tag search address register 301, the lower block address of the address is transferred to the tag memory 302 via a path 307.
The tag is sent to the tag V set memory 306, the corresponding block address and the V bit are read out, and the comparison circuit 212
, 213 and AND gates 214 and 215. The technical memory of this embodiment has two components (
level) fl-thinking.
前記比較回路212および213では、タグメモリ30
2の出力とタグ検索アドレスレジスタ301の上位ブロ
ックアドレス情報とが比較され比較結果がANDゲー)
214および215でタグvビットメモリ306の出力
とレベル毎にAND栄件がそnぞれとられる。比較回路
212または213で比較一致がとjL、かつ該当ブロ
ックアドレスの有効性を表示するタグvビットメモリ3
06の出力が′1″であ扛ばレベル@0″一致フラグレ
ジスタ218またはレベルl一致フラグレジスタ219
がセットさn1両レベルの一致信号の論理和が0几ゲー
ト220でとられビット信号がビット表示フラグレジス
タ217にセットさ扛る。In the comparison circuits 212 and 213, the tag memory 30
The output of 2 is compared with the upper block address information of the tag search address register 301, and the comparison result is an AND game)
At 214 and 215, the output of the tag v bit memory 306 is ANDed for each level. Comparison circuit 212 or 213 indicates that the comparison match is jL, and the tag v bit memory 3 indicates the validity of the corresponding block address.
If the output of 06 is '1'', level @0'' match flag register 218 or level l match flag register 219
The logical sum of the coincidence signals of both levels n1 and n1 is taken by the zero gate 220, and a bit signal is set in the bit display flag register 217.
ヒツト表示フラグレジスタ217がセットさ扛ると前記
タグ検索アドレスレジスタ301の下位ブロック内アド
レス情報が無効化アドレスレジスタ216にセットされ
タグ制御回路9にパス109を介して転送される。タグ
制御回路9では、ヒツト表示フラグレジスタ217の出
力をANDゲート401でタイミング信号と論理積をと
りタグ記憶回路8の中のタグVビットメモリ306にA
NDゲ−)402の出力で示される。レベルのVビット
を@0″にセットするように指示信号がパス114を介
して無効化書込アドレスレジスタ400の出力とともに
送らnる。ここでタグvビットメモリ306のVビット
を10”にセットするための書込入力は@O”レベル信
号304の出力が切替回路305で選択される。以上が
タグ記憶回路8のベクトルストアアドレスに対する無効
化処理方法の説明である。When the hit display flag register 217 is set, the address information in the lower block of the tag search address register 301 is set in the invalidation address register 216 and transferred to the tag control circuit 9 via the path 109. In the tag control circuit 9, the output of the hit display flag register 217 is logically ANDed with the timing signal by an AND gate 401, and A is stored in the tag V bit memory 306 in the tag storage circuit 8.
This is shown by the output of the ND game (ND game) 402. An instruction signal is sent along path 114 with the output of the invalidate write address register 400 to set the V bit of the tag V bit memory 306 to 10''. The output of the @O'' level signal 304 is selected by the switching circuit 305 as the write input for the write operation.The above is an explanation of the invalidation processing method for the vector store address of the tag storage circuit 8.
次に本発明の特徴でもあるベクトルストアアドレス領域
レジスタ7および領域検出回路12Vこついて第3図の
実施例ブロック図を用いて説明する。Next, the vector store address area register 7 and area detection circuit 12V, which are features of the present invention, will be explained using the embodiment block diagram of FIG.
指令回路lからベクトルデータストア指令がパス101
全介してベクトルストアアドレス領域レジスタ7に出さ
れると一緒に送らnるベクトルストアの開始アドレスa
3)、ベクトル要素間距離(ロ)およびベクトルストア
の要素数■がそれぞれ開始アドレスレジスタ600.ベ
クトル要素間距離レジスタ601および要素数レジスタ
602にセットされる。Vector data store command is passed from command circuit l to path 101
The start address a of the vector store is sent together with the vector store address area register 7 through all
3), the distance between vector elements (b) and the number of elements in the vector store are set in the start address register 600. It is set in the vector element distance register 601 and the element number register 602.
開始アドレスレジスタ600の出方は加算器604とベ
クトルストア開始アドレスレジスタ606に送ら牡る。The output of start address register 600 is sent to adder 604 and vector store start address register 606.
要素間距離レジスタ601と要素数レジスタ602の出
力は乗算器603に入力されベクトル要素間距離(財)
×ベクトルストアの要素数(Qの出力が加算器604に
入力され、加算器604からは開始アドレス串)+ベク
トル要素間距離◎×ベクトルストアの要素数頭の演算結
果がベクトルストア終了アドレスレジスタ605にセッ
トさ1する。こtしら2つのレジスタ605および60
6の内容が有効なのは、前記ベクトルストアアドレス制
御回路211でベクトル残要素数が零全検出するまでの
間である。すなわち、ベクトルデータストア指令に対す
るタグ登録無効化処理実行中だけ前記ベクトルストア開
始アドレスレジスタ606とベクトルストア終了アドレ
スレジスタ605の内容は有効であ勺、それ以外の期間
は、例えばり、リアさnていて全て10”の値がセット
さ扛ていて熱動な内容を持っている。The outputs of the inter-element distance register 601 and the number of elements register 602 are input to the multiplier 603, and the vector inter-element distance (goods) is inputted to the multiplier 603.
×Number of elements of vector store (output of Q is input to adder 604, start address skewer from adder 604) + distance between vector elements Set to 1. These two registers 605 and 60
The contents of 6 are valid until the vector store address control circuit 211 detects that the number of remaining vector elements is zero. In other words, the contents of the vector store start address register 606 and the vector store end address register 605 are valid only while tag registration invalidation processing is being executed in response to a vector data store command, and are not valid during other periods, for example. All of them are set to a value of 10" and have a passionate content.
上記レジスタ605および606にある値がセットさ几
タグ登録無効化処理を実行中に後続のヌカ2−データロ
ード指令が指令回路1からスカラーロード制御回路6に
出さnると一緒に転送されてくる。スカラーデータロー
ドアドレス情報とともに、領域検出回路12タグ記憶回
路8およびバッファメモリ回路lO等へのアクセス制御
信号を発生する。スカラロード制御回路801が起動さ
れ、スカラーロードアドレス情報が領域検出回路12、
タグ記憶回路8、バッファメモリ回路10に送られる。When the values in the registers 605 and 606 are set and the subsequent Nuka2 data load command is issued from the command circuit 1 to the scalar load control circuit 6 while the tag registration invalidation process is being executed, the command is transferred together with the scalar load control circuit 6. . Along with the scalar data load address information, it generates an access control signal to the area detection circuit 12, tag storage circuit 8, buffer memory circuit IO, etc. The scalar load control circuit 801 is activated, and the scalar load address information is transmitted to the area detection circuit 12,
The data is sent to a tag storage circuit 8 and a buffer memory circuit 10.
領域検出回路12では減算器700でベクトルストア終
了アドレス605の出力からスカラーロードアドレス情
報116が減算され結果符号が正値であれば減算可能(
キャリーアウト)信号703が出さnる。一方、減算器
701では逆にスカラーロードアドレス情報116から
ベクトルストア開始アドレスレジスタ606の出方全減
算し同様に結果が正値であれば減算可能(キャリーアウ
ト)信号704が出さ扛る。In the area detection circuit 12, a subtracter 700 subtracts the scalar load address information 116 from the output of the vector store end address 605, and if the result sign is a positive value, subtraction is possible (
Carry out) signal 703 is issued. On the other hand, the subtracter 701 conversely subtracts the output of the vector store start address register 606 from the scalar load address information 116, and similarly, if the result is a positive value, a subtractable (carry out) signal 704 is output.
すなわち信号703と信号704が、ANDゲート70
2でAND%件がとらnれば、スカラーロードアドレス
がベクトルストア開始アドレスとベクトルストア終了ア
ドレスの間に入っていることを意味する。このケースで
はスカラーデータロードアドレスと、ベクトルデータア
ドレスが一致する可能性が69、タグ登録無効化処理が
終了するKlにスカラーデータロードを実行するとベク
トルストアで主記憶装置5の内容が変更さnようとして
いるのにその変更前のバッファメモリ回路lOの内容を
ロードしてしまう結果となる。そこで上記ANDゲート
702でAND条件がとら扛れはスカラーロード制御回
路6にスカラーロード処理を中断するようスカラーロー
ド抑止信号107を出す。That is, the signal 703 and the signal 704 are connected to the AND gate 70
If 2 is AND% n, it means that the scalar load address is between the vector store start address and the vector store end address. In this case, there is a possibility that the scalar data load address and the vector data address match69, so if the scalar data load is executed to Kl where the tag registration invalidation process ends, the contents of the main memory 5 will be changed in the vector store. However, the result is that the contents of the buffer memory circuit IO before the change are loaded. Therefore, when the AND condition is violated in the AND gate 702, a scalar load inhibit signal 107 is sent to the scalar load control circuit 6 to interrupt the scalar load process.
発明の効果
本発明には、ベクトルストア指令動作処理中に後続のス
カラーロード指令全実行できるという効果がある。Effects of the Invention The present invention has the advantage that all subsequent scalar load commands can be executed during vector store command operation processing.
第1図は本発明の一実施例を示す図、第2図は4111
1のタグ登録無効化指示回路とタグ記憶回路との詳細な
構成を示す図、第3図は第1図のベクトルストアアドレ
ス領域レジスタと領域検出回路の詳細な構成全示す図で
ある。
第1図から第3図において、l・・・・・・指令回路、
2、 3. 4・・・・・・ベクトル演算処理装置、5
・・・・・・主記憶装置、6・・・・・・スカラーロー
ド制御回路、7・・・・・・ベクトルストアアドレス領
域レジスタ、8・・・・・・タグ記憶回路、9・・・・
・・タグ制御回路、10・・・・・・ノ(ラフアメモリ
回路、11・・・・・・タグ登録無効化指示回路、12
・・・・・・領域検出回路、13・・・・・・スカラー
演算回路、14・・・・・・スカラ演算処理装置、20
1・・・・・・開始アドレスレジスタ、202・・・・
・・ベクトル要紫間距離レジスタ、203・−・・・・
を素数レジスタ、204・・・・・・切替回路、205
・・・・・・加算器入力レジスタ、206・・・・・・
加算器、207・・・・・・ベクトルストアアドレスレ
ジスタ、208・・・・・・切替回路、209・・・・
・・減算器、21O・・・・・・減算結果レジスタ、
211・・・・・・ベクトルストアアドレス制御回路、
212゜213・・・・・・比較回路、214.215
−・・・・・ANDゲー)、216・・・・−・無効化
アドレスレジスタ。
217・・・・・・ヒツト表示フラグレジスタ、218
・・・・・・レベルo−tフ2グレジスタ、219・・
・・・・レベルl一致フラグレジスタ、220・・・・
・・O1tゲート、300・・・・・・切替回路、30
1・・・・・・タグ検索アドレスレジスタ、302・・
・・・・タグメモ1ハ 303・・・・・・″lルベル
信号、304・・・・・・′0”レベル信号、305・
・・・・・切替回路、306・・・・・・タグvピット
メモ1ハ 400・・・・・・焦効化書込アドレスレジ
スタ、401・・・・・・ANI)ゲート、402・−
・・・・ANDゲート、600・・・・・・開始アドレ
スレジスタ、601・・・・・・ベクトル要素間距離レ
ジスタ、602・・・・・・要素数レジスタ、603・
・・・・・乗算器、604・・・・・・加算器。
605・・・・・・ベクトルストア終了アドレスレジス
タ、606・・・・・・ベクトルストア開始アドレスレ
ジスタ、700・・・・・・減算器、701・・・・・
・減算器、702・・・・・・ANI)ゲート、703
,704・・・・・・減算可能信号。Fig. 1 shows an embodiment of the present invention, Fig. 2 shows a 4111
FIG. 3 is a diagram showing the detailed configuration of the tag registration invalidation instruction circuit and tag storage circuit of FIG. 1, and FIG. 3 is a diagram showing the entire detailed configuration of the vector store address area register and area detection circuit of FIG. In FIGS. 1 to 3, l...command circuit,
2, 3. 4...Vector arithmetic processing device, 5
. . . Main memory, 6 . . . Scalar load control circuit, 7 . . . Vector store address area register, 8 . . . Tag storage circuit, 9 .・
. . . Tag control circuit, 10 . . . (rough memory circuit, 11 . . . Tag registration invalidation instruction circuit, 12)
... Area detection circuit, 13 ... Scalar arithmetic circuit, 14 ... Scalar arithmetic processing device, 20
1...Start address register, 202...
...Vector distance register, 203...
Prime number register, 204...Switching circuit, 205
...Adder input register, 206...
Adder, 207...Vector store address register, 208...Switching circuit, 209...
...Subtractor, 21O...Subtraction result register,
211...Vector store address control circuit,
212゜213... Comparison circuit, 214.215
--- AND game), 216 --- Invalidation address register. 217...Hit display flag register, 218
・・・・・・Level O-T F2 register, 219...
...Level l match flag register, 220...
...O1t gate, 300...Switching circuit, 30
1...Tag search address register, 302...
...Tag memo 1c 303...''l level signal, 304...'0'' level signal, 305.
...Switching circuit, 306...Tag v pit memo 1c 400...Focusing write address register, 401...ANI) gate, 402...
...AND gate, 600...Start address register, 601...Vector element distance register, 602...Number of elements register, 603...
... Multiplier, 604 ... Adder. 605...Vector store end address register, 606...Vector store start address register, 700...Subtractor, 701...
・Subtractor, 702...ANI) gate, 703
,704...Subtractable signal.
Claims (1)
パスを持ち前記主記憶装置の複数のベクトル要素データ
を同時にアクセスすることのできる少なくとも1つのベ
クトル演算処理装置と、前記主記憶装置との間でデータ
の送受信パスを持つスカラー演算処理装置と。 プログラム命令に従って前記ベクトル演算処理装置また
は、スカラー演算処理装置に対してベクトルデータまた
はスロラーデータのロード、ストア動作指令を出す指令
手段とを有する情報処理システムにおいて、 前記主記憶装置との間でデータ送受信パスを持ち、前記
主配憶装置のデータの一部のX1l−記(音するバッフ
ァメモリ手段と。 このバッファメモリ手段の格納データに対応する前記主
記憶装置のブロックアドレス情報を登録するタグ記憶手
段と、 このタグ記憶手段にブロックアドレス情報の新規登録ま
たは登録アドレスの無効化処理を制御するタグ制御手段
と、 前記指令手段からのベクトルデータストア動作指令に応
答し該指令に伴なって発生される複数のベクトル要素デ
ータに対するそnぞれのストアアドレスが、前記タグ記
憶手段に登録さ几ているか否かをチェックし登録さnて
いる場合には前記タグ制御手段に登録アドレスの無効化
を指示するタグ登録無効化指示手段と、 前記ベクトルストア動作指令および該指令に伴なって発
生されるベクトルストアの開始アドレス、ベクトル要素
データ間の距離、およびベクトルストアの要素数に基づ
き、ベクトルストアが実行される主記憶上のストア開始
アドレスおよびストア終了アドレスを領域として記憶す
るベクトルストア領域格納手段と、 前記ベクトルデータストア指令に応答して前記タグ登録
−動体指示手段の動作完了前に前記指令手段から後続の
スカラーデータロード指令を受けとると、該指令に伴な
って受けとられるスカラーデータロードアドレスが前記
ベクトルストア領域格納手段で示されるアドレス領域内
にあるか否かをチェックし、領域内にあ扛ば領域内検出
信号を出力する/領域検出手段と、 前記指令手段、バッファメモリ手段、タグ記憶手段とそ
nぞれ接続され、前記領域検出手段から領域内検出信号
を受けると、スカラーロード指令処理を中断するよう制
御するメカ2−ロード制御手段とを含むことを特徴とす
る情報処理システム。[Claims] A main storage device. At least one vector processing device that has at least one data transmission/reception path with the main storage device and can simultaneously access a plurality of vector element data in the main storage device, and the main storage device. A scalar arithmetic processing unit with data transmission and reception paths. In an information processing system, the information processing system includes command means for issuing load and store operation commands for vector data or scroller data to the vector arithmetic processing unit or the scalar arithmetic processing unit according to program instructions, a buffer memory means having a transmission/reception path and storing part of the data in the main storage device; a tag memory for registering block address information of the main storage device corresponding to data stored in the buffer memory means; means, tag control means for controlling new registration of block address information in the tag storage means or invalidation processing of registered addresses; It is checked whether or not each store address for a plurality of vector element data is registered in the tag storage means, and if it is registered, the tag control means is instructed to invalidate the registered address. A tag registration invalidation instructing means for instructing, and a vector store operation command based on the vector store start address, the distance between vector element data, and the number of vector store elements generated in accordance with the vector store operation command. vector store area storage means for storing a store start address and store end address on main memory to be executed as an area; When a subsequent scalar data load command is received from the scalar data load command, it is checked whether the scalar data load address received along with the command is within the address area indicated by the vector store area storage means, and if the address is within the area. A region detecting means for outputting an in-area detection signal when the pick is connected to the command means, the buffer memory means, and the tag storage means, respectively, and upon receiving an in-area detection signal from the area detecting means, outputs a scalar load command. An information processing system comprising: a mechanism 2-load control means for controlling to interrupt processing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58188207A JPS6079467A (en) | 1983-10-07 | 1983-10-07 | Information processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58188207A JPS6079467A (en) | 1983-10-07 | 1983-10-07 | Information processing system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6079467A true JPS6079467A (en) | 1985-05-07 |
JPH0156429B2 JPH0156429B2 (en) | 1989-11-30 |
Family
ID=16219639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58188207A Granted JPS6079467A (en) | 1983-10-07 | 1983-10-07 | Information processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6079467A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02294866A (en) * | 1989-05-10 | 1990-12-05 | Hitachi Ltd | Storage control system |
-
1983
- 1983-10-07 JP JP58188207A patent/JPS6079467A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02294866A (en) * | 1989-05-10 | 1990-12-05 | Hitachi Ltd | Storage control system |
Also Published As
Publication number | Publication date |
---|---|
JPH0156429B2 (en) | 1989-11-30 |
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